专利名称：形成umos晶体管和esd电路的方法
技术领域：
本发明涉及半导体技术领域，尤其涉及形成UMOS晶体管和ESD电路的方法。
背景技术：
随着半导体技术的不断发展，功率器件(Power Device)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载，例如输出整流器要求能够输入20V电压而输出大约3. 3V电压，输入IOV电压而输出大约1. 5V电压；并且要求能够具有IOV至50V范围的衰竭电压。而现有的MOS晶体管等器件无法满足上述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在 0. 5V，因此，为了满足应用的需要，各种功率器件成为关注的焦点。U形沟槽金属-氧化物-半导体场效应晶体管(UM0S， U-groove-Metal-Oxide-silicon transistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管相比还能够节省大约40% 的面积。在集成电路芯片的应用中，会出现静电放电(Electro-Static discharge，简称 ESD)现象。静电放电瞬间完成，这种瞬间释放的能量极有可能破坏芯片中的脆弱器件。在包括UMOS晶体管的芯片中，也存在静电放电现象会破坏UMOS晶体管，因此在形成UMOS晶体管时，也需要形成保护UMOS晶体管的ESD电路。图1 图5为现有技术形成UMOS晶体管和ESD的方法的剖面结构示意图，参考图 1 图5，现有技术形成UMOS晶体管和ESD的方法包括参考图1，提供具有外延层11的基底10，在所述外延层11内形成凹槽，凹槽的侧壁和底部具有栅介质层(图中未示)；沉积掺杂的多晶硅层12，覆盖外延层11并填满凹槽， 外延层11上的多晶硅层12的厚度为IOk埃(10000埃)。参考图2，去除外延层11上的掺杂多晶硅层，剩余凹槽内的掺杂多晶硅层作为 UMOS晶体管的栅极13。参考图3，在外延层11上形成非掺杂的多晶硅层14，非掺杂的多晶硅层14的厚度为故埃。参考图4，形成具有开口的光刻胶层15，开口定义出ESD区域。以具有开口的光刻胶层15为掩膜，对多晶硅层14进行离子注入，在ESD区域形成掺杂的多晶硅层作为第一掺杂区16。参考图5，去除光刻胶层15和ESD区域外的多晶硅层14后，形成光刻胶层17，覆盖第一掺杂区16和栅极13，以光刻胶层17为掩膜，对外延层11进行离子注入，在外延层 11中、栅极13的两侧形成阱区18，该阱区18作为UMOS晶体管的沟道区。参考图6，去除光刻胶层17后，形成图形化的光刻胶层19，该图形化的光刻胶层19 覆盖第一掺杂区16的中央区域、栅极13，以该图形化的光刻胶层19为掩膜对第一掺杂区 16的外围区域、UMOS晶体管的源极区域进行离子掺杂，形成第二掺杂区161、源极181，该第二掺杂区161和第一掺杂区16的掺杂类型相反，第二掺杂区161和第一掺杂区16形成PN 结作为二极管，UMOS晶体管的ESD电路包括该二极管。之后形成互连结构将二极管与UMOS 晶体管连接。以上所述的现有技术形成UMOS晶体管和ESD电路的方法，工艺步骤复杂，造成工艺时间长，成本高。现有技术中，有许多关于形成UMOS晶体管和形成ESD的方法，例如2010 年7月7日公开的公布号为“101770985A”的中国专利申请公开的“用于ESD防护的MOS器件的形成方法”，然而均没有解决以上技术问题。
发明内容
本发明解决的问题是现有技术形成UMOS晶体管和ESD的方法工艺时间长、成本高的技术问题。为解决上述问题，本发明提供一种形成UMOS晶体管和ESD电路的方法，包括提供基底，所述基底具有凹槽，所述凹槽的侧壁和底部形成有栅介质层；形成非掺杂的多晶硅层，覆盖所述基底且填满所述凹槽，基底上的非掺杂的多晶
硅层具有第一厚度；对凹槽内的非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极；去除基底表面第二厚度的多晶硅层；去除基底表面第二厚度的多晶硅层后，在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS晶体管的源极，所述第二掺杂区包围第一掺杂区，所述ESD电路包括第一掺杂区和第二掺杂区。可选的，所述第一厚度为IOk士 100埃；所述第二厚度为4k±100埃；或者，所述第一厚度为故士100埃；所述第二厚度为0埃。可选的，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层之后， 去除基底表面第二厚度的多晶硅层；或者，去除基底表面第二厚度的多晶硅层之后，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层。可选的，所述在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS晶体管的源极包括对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区；去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层；对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区、UMOS晶体管的源极，所述第三离子注入的类型与所述第二离子注入的类型相反。可选的，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之前， 对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区；或者，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之后，对 ESD区域的多晶硅层进行第二离子注入形成第一掺杂区。可选的，所述对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区包括在基底上形成第一图形化的光刻胶层，所述第一图形化的光刻胶层具有开口，所述开口暴露出ESD区域的多晶硅层；以所述第一图形化的光刻胶层为掩膜对ESD区域的多晶硅层进行第二离子注入， 形成第一掺杂区。可选的，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层包括在基底上形成第二图形化的光刻胶层，所述第二图形化的光刻胶层覆盖ESD区域、暴露出基底上ESD区域外的多晶硅层；以所述第二图形化的光刻胶层为掩膜，去除高出凹槽的多晶硅层和基底上ESD区域外的多晶硅层。可选的，对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区、UMOS晶体管的源极包括在基底上形成第三图形化的光刻胶层，所述第三图形化的光刻胶层覆盖第一掺杂区的中央区域、暴露出第一掺杂区的外围区域、暴露出UMOS晶体管的源极区域；以所述第三图形化的光刻胶层为掩膜，对基底进行第三离子注入，形成第二掺杂区、UMOS晶体管的源极。可选的，所述基底包括衬底，位于衬底上的外延层，位于外延层上的掺杂阱，所述外延层作为UMOS晶体管的漏极，所述外延层和源极之间的掺杂阱作为UMOS晶体管的沟道区。可选的，所述基底包括衬底，位于衬底上的外延层；形成第二掺杂区、源极之前，去除高出凹槽的多晶硅层和基底上ESD区域外的多晶硅层之后，还包括以所述第二图形化的光刻胶层为掩膜，对所述外延层进行第四离子注入，形成UMOS晶体管的沟道区。与现有技术相比，本发明具有以下优点本技术方案形成UMOS晶体管和ESD电路的方法，将形成UMOS晶体管栅极的多晶硅层和形成ESD的多晶硅层在同一工艺中形成。具体为在基底上形成具有第一厚度的非掺杂的多晶硅层，该多晶硅层也填满基底具有的凹槽；对凹槽内的多晶硅层掺杂后作为栅极；去除基底上第二厚度的多晶硅层后，基底上剩余的非掺杂的多晶硅层作为形成ESD电路的多晶硅层。这样就可以将形成UMOS晶体管栅极的多晶硅层和形成ESD电路的多晶硅层在同一工艺中形成，节省了一步沉积多晶硅层的工艺，缩短了工艺时间，从而可以降低成本。
图1 图6为现有技术形成UMOS晶体管和ESD电路的方法；图7为本发明具体实施例形成UMOS晶体管和ESD电路的方法的流程示意图；图8 图15本发明具体实施例形成UMOS晶体管和ESD电路的方法的剖面结构示意图。
具体实施例方式现有技术中，形成UMOS晶体管和ESD电路的方法，工艺时间长，成本高。发明人发现，由于形成栅极的多晶硅和形成ESD电路的多晶硅在两次沉积工艺中形成，使得器件工艺成本较高，且工艺时间长。本发明实施例中，将形成UMOS晶体管栅极的多晶硅层和形成 ESD电路的多晶硅层在同一工艺中形成，节省了一步沉积多晶硅层的工艺，相应的缩短了工艺时间，也节省了多晶硅，从而可以降低成本。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图7为本发明具体实施例形成UMOS晶体管和ESD电路的方法的流程示意图，参考图7，本发明具体实施例形成UMOS晶体管和ESD电路的方法包括 步骤S71，提供基底，所述基底具有凹槽，所述凹槽的侧壁和底部具有栅介质层；步骤S72，形成非掺杂的多晶硅层，覆盖所述基底且填满所述凹槽，基底上的非掺杂的多晶硅层具有第一厚度；步骤S73，对凹槽内的非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极；步骤S74，去除基底上第二厚度的多晶硅层；步骤S75，去除基底上第二厚度的多晶硅层后，在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS晶体管的源极，所述第二掺杂区包围第一掺杂区，所述ESD电路包括第一掺杂区和第二掺杂区。图8 图15本发明具体实施例形成UMOS晶体管和ESD电路的方法的剖面结构示意图，下面结合图7和图8 图15详细说明本发明具体实施例形成UMOS晶体管和ESD电路的方法。结合参考图7和图8，执行步骤S71，提供基底20，所述基底20具有凹槽23，所述凹槽23的侧壁和底部具有栅介质层(图中未示)。在具体实施例中，基底20包括衬底21、位于衬底21上的外延层22。具体的，凹槽23形成在外延层22。外延层22可以为P型外延层，也可以为N型外延层，根据形成的UMOS晶体管的类型确定，该外延层22作为UMOS晶体管的漏极。衬底21的材料为单晶硅或硅锗；也可以是绝缘体上硅(SOI)；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。在其他实施例中，外延层22上形成有掺杂阱， 该掺杂阱作为UMOS晶体管的沟道区。在图示的具体实施例中，在外延层22上没有掺杂阱， 因此在后续的工艺中，需要对外延层进行掺杂形成阱区，在外延层22形成阱区作为UMOS晶体管的沟道区。结合参考图7和图9，执行步骤S72，形成非掺杂的多晶硅层M，覆盖所述基底20 且填满所述凹槽，基底20上的非掺杂的多晶硅层具有第一厚度hi。形成非掺杂的多晶硅层 24的方法为沉积非掺杂的多晶硅层M，覆盖所述基底20且填满所述凹槽；然后对非掺杂的多晶硅层M进行平坦化，平坦化之后，基底20上非掺杂的多晶硅层24具有第一厚度hi。结合参考图7和图10，执行步骤S73，对凹槽内的非掺杂的多晶硅层M进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为栅极25。具体的方法为形成图形化的光刻胶层31，该图形化的光刻胶层31具有开口，该开口暴露出UMOS晶体管的栅极区域，填充在凹槽内的非掺杂的多晶硅层区域；以图形化的光刻胶层31为掩膜对非掺杂的
7多晶硅层M进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极25。在该实施例中，第一离子注入的类型为P(磷)，该离子注入的能量为30 120Kev，剂量为1.0E14 1.0E17CnT2。在其他实施例中，也可以不形成图形化的光刻胶层 31，而是对整个非掺杂的多晶硅层M进行第一离子注入。结合参考图7和图11，执行步骤S74，去除基底20上第二厚度的多晶硅层。则，基底20表面剩余的多晶硅层的厚度h3为第一厚度减去第二厚度。具体的，即为去除基底20 上第二厚度的非掺杂多晶硅层和凹槽上方高出凹槽的第二厚度的掺杂多晶硅层。如果在步骤S74中对整个非掺杂的多晶硅层M进行第一离子注入，则去除基底20上第二厚度的掺杂多晶硅层和凹槽上方高出凹槽的第二厚度的掺杂多晶硅层。在本发明具体实施例中，在第一厚度为IOk士 100埃时，第二厚度为4k士 100埃。在其他实施例中，如果栅极的特征尺寸小于0. 1微米，第一厚度为故士 100埃，则第二厚度为零，也就是说，不需要执行步骤S74。在图10和图11的具体实施例中，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层之后，去除基底20表面第二厚度的多晶硅层；也就是说，先执行步骤 S73，再执行步骤S74。在本发明中，步骤S73和步骤S74可以互换，也就是说，可以在去除基底20表面第二厚度的多晶硅层之后，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层。结合参考图7和图15，执行步骤S75，去除基底20上第二厚度的多晶硅层后，在 ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区261和第二掺杂区沈2，在所述基底20 内形成UMOS晶体管的源极观，所述第二掺杂区262包围第一掺杂区沈1，所述ESD电路包括第一掺杂区261和第二掺杂区沈2。第一掺杂区261和第二掺杂区262形成PN结作为 ESD电路。具体的形成方法为参考图12，对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区沈1。参考图13，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层。参考图14，由于本发明具体实施例中，外延层22上没有掺杂阱，因此在形成第二掺杂区和源极之前，对外延层22进行离子掺杂形成阱区27，作为UMOS晶体管的沟道区。参考图15，对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区、UMOS晶体管的源极，所述第三离子注入的类型与所述第二离子注入的类型相反。继续参考图12，形成第一掺杂区的方法为在基底20上形成第一图形化的光刻胶层32，所述第一图形化的光刻胶层32具有开口，所述开口暴露出ESD区域的多晶硅层；以所述第一图形化的光刻胶层32为掩膜对ESD区域的多晶硅层进行第二离子注入，形成第一掺杂区沈1。第二离子注入的类型为B (硼)该离子注入的能量为30 120Kev，剂量为 1. 0E12 1. 0E17cm_2。继续参考图13，去除高出凹槽的掺杂的多晶硅层和基底20上ESD区域外的多晶硅层包括去除第一图形化的光刻胶层32后，在基底20上形成第二图形化的光刻胶层33，所述第二图形化的光刻胶层33覆盖ESD区域、暴露出基底20上ESD区域外的多晶硅层；以所述第二图形化的光刻胶层33为掩膜，去除高出凹槽的多晶硅层和基底20上ESD区域外的
多晶娃层。继续参考图14，形成阱区的方法具体为形成第二掺杂区、源极之前，还包括以所述第二图形化的光刻胶层33为掩膜，对所述外延层22进行第四离子注入，形成阱区27， 该阱区27中源极和外延层之间的部分作为UMOS晶体管的沟道区。继续参考图15，对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区^52、UMOS晶体管的源极观包括去除第二图形化的光刻胶层33后，在基底20上形成第三图形化的光刻胶层34，所述第三图形化的光刻胶层34覆盖第一掺杂区的中央区域、暴露出第一掺杂区的外围区域、暴露出UMOS晶体管的源极区域；以所述第三图形化的光刻胶层34为掩膜，对基底进行第三离子注入，形成第二掺杂区^52、UMOS晶体管的源极28。第三离子注入的类型为As (砷)，该离子注入的能量30 lOOKev，剂量为 2. 0E14 2. 0E16cnT2。需要说明的是，本发明图示的具体实施例中，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之前，对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区。在其他实施例中，也可以在去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之后，对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区，然后再依次形成第二掺杂区和UMOS晶体管的源极。相应的，每一步骤中光刻胶层的图形需要做调整。本技术方案形成UMOS晶体管和ESD电路的方法，将形成UMOS晶体管栅极的多晶硅层和形成ESD的多晶硅层在同一工艺中形成。具体为在基底上形成具有第一厚度的非掺杂的多晶硅层，该多晶硅层也填满基底具有的凹槽；对凹槽内的多晶硅层掺杂后作为栅极；去除基底上第二厚度的多晶硅层后，基底上剩余的非掺杂的多晶硅层作为形成ESD电路的多晶硅层。这样就可以将形成UMOS晶体管栅极的多晶硅层和形成ESD的多晶硅层在同一工艺中形成，节省了一步沉积多晶硅层的工艺，相应的缩短了工艺时间，也节省了多晶硅，从而可以降低成本。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种形成UMOS晶体管和ESD电路的方法，其特征在于，包括提供基底，所述基底具有凹槽，所述凹槽的侧壁和底部形成有栅介质层；形成非掺杂的多晶硅层，覆盖所述基底且填满所述凹槽，基底上的非掺杂的多晶硅层具有第一厚度；对凹槽内的非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极；去除基底上第二厚度的多晶硅层；去除基底上第二厚度的多晶硅层后，在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS晶体管的源极，所述第二掺杂区包围第一掺杂区，所述ESD电路包括第一掺杂区和第二掺杂区。
2.如权利要求1所述的形成UMOS晶体管和ESD电路的方法，其特征在于，所述第一厚度为IOk士 100埃；所述第二厚度为4k士 100埃；或者，所述第一厚度为故士 100埃；所述第二厚度为0埃。
3.如权利要求1所述的形成UMOS晶体管和ESD电路的方法，其特征在于，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层之后，去除基底表面第二厚度的多晶硅层；或者，去除基底表面第二厚度的多晶硅层之后，对凹槽内非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层。
4.如权利要求1所述的形成UMOS晶体管和ESD电路的方法，其特征在于，所述在ESD 区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在所述基底内形成UMOS 晶体管的源极包括对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区；去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层；对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区、UMOS晶体管的源极，所述第三离子注入的类型与所述第二离子注入的类型相反。
5.如权利要求4所述的形成UMOS晶体管和ESD电路的方法，其特征在于，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之前，对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区；或者，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层之后，对ESD区域的多晶硅层进行第二离子注入形成第一掺杂区。
6.如权利要求4所述的形成UMOS晶体管和ESD电路的方法，其特征在于，所述对ESD 区域的多晶硅层进行第二离子注入形成第一掺杂区包括在基底上形成第一图形化的光刻胶层，所述第一图形化的光刻胶层具有开口，所述开口暴露出ESD区域的多晶硅层；以所述第一图形化的光刻胶层为掩膜对ESD区域的多晶硅层进行第二离子注入，形成第一掺杂区。
7.如权利要求4所述的形成UMOS晶体管和ESD电路的方法，其特征在于，去除高出凹槽的掺杂的多晶硅层和基底上ESD区域外的多晶硅层包括在基底上形成第二图形化的光刻胶层，所述第二图形化的光刻胶层覆盖ESD区域、暴露出基底上ESD区域外的多晶硅层；以所述第二图形化的光刻胶层为掩膜，去除高出凹槽的多晶硅层和基底上ESD区域外的多晶硅层。
8.如权利要求4所述的形成UMOS晶体管和ESD电路的方法，其特征在于，对所述第一掺杂区的外围区域、UMOS晶体管的源极区域进行第三离子注入形成第二掺杂区、UMOS晶体管的源极包括在基底上形成第三图形化的光刻胶层，所述第三图形化的光刻胶层覆盖第一掺杂区的中央区域、暴露出第一掺杂区的外围区域、暴露出UMOS晶体管的源极区域；以所述第三图形化的光刻胶层为掩膜，对基底进行第三离子注入，形成第二掺杂区、 UMOS晶体管的源极。
9.如权利要求1所述的形成UMOS晶体管和ESD电路的方法，其特征在于，所述基底包括衬底，位于衬底上的外延层，位于外延层上的掺杂阱，所述外延层作为UMOS晶体管的漏极，所述外延层和源极之间的掺杂阱作为UMOS晶体管的沟道区。
10.如权利要求4所述的形成UMOS晶体管和ESD电路的方法，其特征在于，所述基底包括衬底，位于衬底上的外延层；形成第二掺杂区、源极之前，去除高出凹槽的多晶硅层和基底上ESD区域外的多晶硅层之后，还包括以所述第二图形化的光刻胶层为掩膜，对所述外延层进行第四离子注入， 形成UMOS晶体管的沟道区。
全文摘要
一种形成UMOS晶体管和ESD电路的方法，包括提供基底，基底具有凹槽，凹槽的侧壁形成有栅介质层；形成非掺杂的多晶硅层，覆盖基底且填满凹槽，基底上的非掺杂的多晶硅层具有第一厚度；对凹槽内的非掺杂多晶硅层进行第一离子注入形成掺杂的多晶硅层，凹槽内掺杂的多晶硅层作为UMOS晶体管的栅极；去除基底上第二厚度的多晶硅层；去除基底上第二厚度的多晶硅层后，在ESD区域的多晶硅层形成掺杂类型相反的第一掺杂区和第二掺杂区，在基底内形成UMOS晶体管的源极，第二掺杂区包围第一掺杂区，ESD电路包括第一掺杂区和第二掺杂区。本技术方案可以降低成本。
文档编号H01L21/28GK102412159SQ201110335660
公开日2012年4月11日 申请日期2011年10月28日 优先权日2011年10月28日
发明者刘宪周, 吴亚贞, 王颢 申请人:上海宏力半导体制造有限公司