半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，并且具体地涉及一种包括场效应晶体管的半导体器件及其制造方法。
背景技术：
包括快闪存储器或者中央处理单元(CPU)的半导体器件的可设想示例包括微计算机。微计算机一般具有如下结构，该结构具有形成于半导体衬底上的多个金属氧化物半 导体(MOS)晶体管。快闪存储器的优选示例为非易失性存储器，该非易失性储存器是即使在关断时仍然保持记录的信息的器件。逻辑电路(比如CPU)优选为互补金属氧化物半导体(CMOS)晶体管(所谓的η沟道和P沟道MOS晶体管组合)。非易失性存储器的示例包括根据在日本待审专利申请公开No. 2008-41832中公开的金属氧化物氮化物氧化物硅(MONOS)技术的晶体管。这里，用作快闪存储器的根据MONOS技术的存储器单元称为FMONOS (快闪金属氧化物氮化物氧化物半导体)存储器单元。通过在半导体衬底上形成FMONOS型存储器单元和CMOS晶体管来形成高功能微计算机。这样的微计算机使用于工业机器、家用电器、车载系统
由
寸T ο同时，在X. CHEN, S, FANG等人的“Stress Proximity Technique for PerformanceImprovement with Dual Stress Liner at 45nmTechnology and Beyond，，(2006 Symposiumon VLSI Technology Digest of Technical Papers, United States,2006 IEEE,2006，l-4244-0005-8/06/$20. 00)中公开一种用于增加在形成CMOS晶体管的n沟道和p沟道MOS晶体管的源极与漏极之间流动的驱动电流的技术。这一文献公开一种称为“应力邻近技术(SPT) ”的技术(也就是以覆盖η沟道和P沟道MOS晶体管的方式形成用于向MOS晶体管的沟道区域施加应力的薄膜的技术)。这一文献也声明在根据SPT的MOS晶体管中，去除栅极电极的侧壁绝缘膜增加薄膜向沟道区域施加的应力。

发明内容
然而如果去除形成于FM0N0S型存储器单元的栅极电极之上的侧壁绝缘膜以便使用SPT，则不利地同时去除氮化物膜(氮化物绝缘体层)。具体而言，当去除形成于FM0N0S型存储器单元的栅极电极之上的氮化硅膜时，可以同时去除用于存储电荷以便驱动FM0N0S型存储器单元的氮化硅膜。用于存储FM0N0S型存储器单元的电荷的氮化硅膜通常设置于栅极电极旁边和下面。即使当去除设置于栅极电极旁边的氮化硅膜时，仍然较少地影响FM0N0S型存储器单元的功能。另一方面，当去除设置于栅极电极下面的氮化硅膜时，可能无法获得FMONOS型存储器单元的功能。例如在湿蚀刻中，从上方去除氮化硅膜。也就是说，先是去除在栅极电极旁边的氮化硅膜，然后去除在栅极电极下面的氮化硅膜。如果以高蚀刻速率执行湿蚀刻，则将去除侧面和下面的氮化硅膜二者。如果去除在栅极电极下面的氮化物膜，则将削弱FMONOS型存储器单元的功能。本发明的优点是提供一种包括FMONOS型存储器单元和CMOS晶体管二者并且增加晶体管的驱动电流而且维持FMONOS型存储器单元的功能的半导体器件及其制造方法。本发明的第一方面提供一种半导体器件。该半导体器件包括具有主表面的半导体衬底；M0N0S型存储器单元，形成于主表面之上并且具有沟道；n沟道晶体管，形成于主表面之上；P沟道晶体管，形成于主表面之上；以及氮化物膜，以接触MONOS型存储器单元、η沟道晶体管和P沟道晶体管的相应顶表面这样的方式来形成。氮化物膜向MONOS型存储器单元、η沟道晶体管和P沟道晶体管的沟道施加应力。 本发明的第二方面提供一种用于通过制备具有主表面的半导体衬底并且在该主表面之上形成MONOS型存储器单元、η沟道晶体管和P沟道晶体管来制造半导体器件的方法。该方法包括以下步骤形成氮化物绝缘体层，氮化物绝缘体层在MONOS型存储器单元中存储电荷；形成MONOS型存储器单元、η沟道晶体管和P沟道晶体管中包括的栅极电极；在每个栅极电极的侧壁表面之上依次形成侧壁氧化硅膜和侧壁氮化硅膜；以接触其中将形成MONOS型存储器单元的区域中的氮化物绝缘体层的顶表面这样的方式形成保护膜；在形成保护膜的状态中去除其中将形成P沟道晶体管的区域中的侧壁氮化硅膜；并且以接触其中将形成MONOS型存储器单元的区域、其中将形成η沟道晶体管的区域和其中将形成P沟道晶体管的区域中的相应顶表面这样的方式形成氮化物膜，氮化物膜旨在于向沟道施加应力。根据本发明的第二方面，用于向所有沟道施加应力的氮化物膜形成于MONOS型存储器单元、η沟道晶体管和P沟道晶体管的所有顶表面之上。这可以增加MONOS型存储器单元的通断比以及可以增加η沟道和P沟道晶体管的驱动电流并且增强整个半导体器件的功能。根据本发明第二方面的制造方法，在MONOS型存储器单元中包括的氮化物半导体层的顶表面由保护膜覆盖的状态中去除P沟道晶体管的侧壁氮化硅膜。这可以防止氮化物半导体层与P沟道晶体管的侧壁氮化硅膜一起去除。另外，用于向所有沟道施加应力的氮化物膜形成于MONOS型存储器单元、η沟道晶体管和P沟道晶体管的所有顶表面之上。这可以维持所有存储器单元和晶体管的功能以及可以增加η沟道和P沟道晶体管的驱动电流并且增加MONOS型存储器单元的通断比。


图I是根据本发明第一实施例的半导体器件的示意平面图；图2是示出了在其中形成快闪存储器和CPU的区域中的MONOS型存储器单元、η沟道晶体管和P沟道晶体管的配置的示意截面图；图3是示出了用于制造具有图2中所示配置的半导体器件的方法的第一步骤的示意截面图4是示出了用于制造具有图2中所示配置的半导体器件的方法的第二步骤的示意截面图；图5是示出了用于制造具有图2中所示配置的半导体器件的方法的第三步骤的示意截面图；图6是示出了用于制造具有图2中所示配置的半导体器件的方法的第四步骤的示意截面图；图7是示出了用于制造具有图2中所示配置的半导体器件的方法的第五步骤的示意截面图；图8是示出了用于制造具有图2中所示配置的半导体器件的方法的第六步骤的示意截面图；图9是示出了用于制造具有图2中所示配置的半导体器件的方法的第七步骤的示 意截面图；图10是示出了用于制造具有图2中所示配置的半导体器件的方法的第八步骤的示意截面图；图11是示出了用于制造具有图2中所示配置的半导体器件的方法的第九步骤的示意截面图；图12是示出了用于制造具有图2中所示配置的半导体器件的方法的第十步骤的示意截面图；图13是示出了用于制造具有图2中所示配置的半导体器件的方法的第十一步骤的示意截面图；图14是示出了用于制造具有图2中所示配置的半导体器件的方法的第十二步骤的示意截面图；图15是示出了用于制造具有图2中所示配置的半导体器件的方法的第十三步骤的示意截面图；图16是示出了用于制造具有图2中所示配置的半导体器件的方法的第十四步骤的示意截面图；图17是示出了在用于制造根据本发明比较示例的半导体器件的方法中的继图12之后的步骤的示意截面图；图18是示出了在根据本发明比较示例的半导体器件中的与图2中的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置相似的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置的示意截面图；图19是示出了在根据本发明第二实施例的半导体器件中的与图2中的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置相似的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置的示意截面图；图20是示出了在用于制造根据本发明第二实施例的半导体器件的方法中的继图12之后的步骤的示意截面图；图21是示出了在根据本发明第三实施例的半导体器件中的与图2中的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置相似的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置的示意截面图22是示出了在用于制造根据本发明第三实施例的半导体器件的方法中的与第一实施例的图3中所示步骤对应的步骤的示意截面图；图23是示出了在用于制造根据本发明第三实施例的半导体器件的方法中的与第一实施例的图7中所示步骤对应的步骤的示意截面图；图24是示出了在用于制造根据本发明第三实施例的半导体器件的方法中的与第一实施例的图8中所示步骤对应的步骤的示意截面图；图25是示出了在用于制造根据本发明第三实施例的半导体器件的方法中的与第一实施例的图9中所示步骤对应的步骤的示意截面图；图26是示出了在根据本发明第四实施例的半导体器件中的与图2中的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置相似的MONOS型存储器单元、η沟道晶体管和P沟道晶体管配置的示意截面图； 图27是示出了在用于制造根据本发明第四实施例的半导体器件的方法中的继图12之后的步骤的示意截面图；图28是示出了在用于制造根据本发明第四实施例的半导体器件的方法中的与第一实施例的图14中所示步骤对应的步骤的示意截面图；以及图29是示出了在用于制造根据本发明第四实施例的半导体器件的方法中的与第一实施例的图16中所示步骤对应的步骤的示意截面图。
具体实施例方式现在将基于附图描述本发明的实施例。第一实施例参照图1，根据本发明第一实施例的半导体器件DV具有形成于半导体衬底SUB的主表面之上的多个电路。半导体衬底SUB例如是包括单晶硅的半导体晶片。形成半导体器件DV的电路的示例包括信号输入/输出电路、DA-AD转换器、电源电路、CPU、快闪存储器和静态随机存取存储器(SRAM)。形成半导体器件DV的电路的功能如下。信号输入/输出电路从设置于半导体器件DV以外的电路接收电信号或者向这些电路输出电信号。DA-AD转换器执行在模拟信号与数字信号之间的转换。电源电路供应为了驱动半导体器件DV而必需的电功率并且控制电功率。在CPU中，逻辑电路执行逻辑运算。快闪存储器和SRAM存储数据。在这些电路之中，快闪存储器包括半导体器件(比如FMONOS型存储器单元)，并且CPU包括半导体器件(比如η沟道MOS晶体管和P沟道MOS晶体管或者其组合、CMOS晶体管)。参照图2，在其中将形成图I的快闪存储器的区域中，其中将形成MONOS (FMONOS)型存储器单元的区域称为FMONOS区域。在其中将形成图I的CPU的区域中，其中将形成η沟道MOS晶体管(η沟道晶体管)的区域称为NMOS区域，并且其中将形成P沟道MOS晶体管(P沟道晶体管)的区域称为PMOS区域。参照图2，根据这一实施例的半导体器件具有FMONOS区域、NMOS区域和PMOS区域。这些区域设置于半导体衬底SUB之上，例如包含P沟道杂质并且通过例如由沟槽隔离结构SI组成的器件隔离结构来相互隔离。
参照图2，FMONOS (M0N0S型存储器单元)形成于FMONOS区域中；NM0S (η沟道晶体管)形成于NMOS区域中；并且PMOS (P沟道晶体管)形成于PMOS区域中。PMOS形成于ρ型半导体衬底SUB的主表面之上的η型阱区域NWL中。虽然在图2中未示出，但是FMONOS和NMOS优选地形成于半导体衬底SUB的主表面之上的ρ型阱区域中。FMONOS是η沟道存储器单元，并且NMOS是η沟道晶体管。FMONOS具有形成一对源极/漏极区域的η型杂质区域NR和低浓度η型杂质区域NNR、栅极绝缘膜GI以及控制栅极电极CG。使用由栅极绝缘膜GI和控制栅极电极CG形成的多层结构作为用于选择FMONOS存储器单元的控制栅极。多层绝缘膜和存储栅极电极MG以它们与控制栅极电极CG相邻这样的方式来形成。通过依次层叠氧化硅膜01、氮化硅膜N(氮化物绝缘体层)和氧化硅膜02来形成多层绝缘膜。存储栅极电极MG与多层绝缘膜的顶表面接触。使用由多层绝缘膜和存储栅极电极MG形成的多层结构作为用于在FMONOS中存储数据的存储栅极。在多层绝缘膜中包括的氮化硅膜N具有在FMONOS中存储电荷作为数据的功能。以氧化硅膜01与半导体衬底SUB的主表面接触这样的方式并且以氮化硅膜N和 氧化娃膜02层叠于氧化娃膜01之上这样的方式形成适于作为存储栅极部分的多层绝缘膜。所有氧化硅膜01、氮化硅膜N和氧化硅膜02从介于存储栅极电极MG与半导体衬底SUB之间并且沿着半导体衬底SUB的主表面延伸的区域向介于控制栅极电极CG与存储栅极电极MG之间并且在附图的竖直方向上延伸的区域延伸。可见，FMONOS包括控制栅极和存储栅极。控制栅极适于作为用于选择这一 FMONOS的晶体管，而存储栅极适于作为用于在FMONOS中存储信息的存储器。也就是说，FMONOS适于作为MOS晶体管和非易失性存储器二者。在FMONOS中，侧壁氧化硅膜SWI和侧壁氮化硅膜SWN以这些膜接触通过组合控制栅极和存储栅极而形成的区域的外侧壁这样的方式依次层叠。以覆盖半导体衬底SUB的主表面以及控制栅极电极CG和存储栅极电极MG的侧表面这样的方式形成侧壁氧化硅膜SWI和侧壁氮化硅膜SWN。NMOS具有形成一对源极/漏极区域的η型杂质区域NR和低浓度η型杂质区域NNR、栅极绝缘膜GI和η型栅极电极NG。η型栅极电极NG优选地包括含有η型杂质的多晶硅。在NMOS中，侧壁氧化硅膜SWI和侧壁氮化硅膜SWN以这些膜接触由栅极绝缘膜GI和η型栅极电极NG形成的多层结构的外侧壁这样的方式依次层叠。以覆盖半导体衬底SUB的主表面和η型栅极电极NG的侧表面二者这样的方式形成侧壁氧化硅膜SWI和侧壁氮化硅膜SWN。PMOS具有形成一对源极/漏极区域的ρ型杂质区域PR和低浓度P型杂质区域PPR、栅极绝缘膜GI和ρ型栅极电极PG。ρ型栅极电极PG优选地包括含有ρ型杂质的多晶硅。在PMOS中，以接触由栅极绝缘膜GI和ρ型栅极电极PG形成的多层结构的外侧壁这样的方式形成侧壁氧化硅膜SWI。以覆盖半导体衬底SUB的主表面和P型栅极电极PG的侧表面二者这样的方式形成侧壁氧化娃膜SWI。在FM0N0S、NM0S和PMOS中的任一者中，与半导体衬底SUB的主表面相邻并且直接在栅极绝缘膜GI下面的区域是其中由于场效应而形成沟道的沟道区域。以接触FM0N0S、NMOS或者PMOS的顶表面这样的方式形成氮化物膜(例如氮化硅膜)。具体而言，以接触FMONOS和NMOS的顶表面这样的方式形成氮化物膜CS1，并且以接触PMOS的顶表面这样的方式形成氮化物膜CS2。更具体而言，以接触FMONOS和NMOS的栅极电极的顶表面、η型杂质区域NR的顶表面、侧壁氧化硅膜SWI的顶表面以及侧壁氮化硅膜SWN的顶表面和侧表面这样的方式形成氮化物膜CSl。也以覆盖半导体衬底SUB的顶表面之上的在FMONOS与NMOS之间的区域这样的方式形成氮化物膜CSl。以接触PMOS的栅极电极的顶表面、ρ型杂质区域PR的顶表面、侧壁氧化硅膜SWI的顶表面以及侧壁氮化硅膜SWN的顶表面和侧表面这样的方式形成氮化物膜CS2。
氮化硅膜CSl和CS2各自是按照SPT向FMONOS和NMOS的沟道区域或者PMOS的沟道区域施加应力的所谓接触蚀刻停止膜。具体而言，氮化物膜CSl向FMONOS和NMOS的沟道区域施加拉伸应力，而氮化物膜CS2向PMOS的沟道区域施加压缩应力。氮化物膜CSl和CS2施加的拉伸应力和压缩应力二者优选为IGPa或者更多。无论是氮化物膜CSl还是氮化物膜CS2施加拉伸应力或者压缩应力，拉曼显微光谱学可以确定这样的应力的量值和方向。以接触氮化物膜CSl的顶表面这样的方式形成相对于氮化物膜CSl和CS2具有高蚀刻选择性的绝缘膜SII。在所有FM0N0S、NMOS和PMOS中，硅化物SC优选地形成于源极/漏极区域的顶表面和栅极电极的顶表面之上。当硅在如下区域中例如与钴(CO)或者镍(NI)反应时形成硅化物SC，该区域在与其上暴露有硅的表面(比如η型杂质区域NR的表面或者栅极电极的表面)垂直的方向上从该表面延伸给定深度。接着将参照图3至图16描述用于制造根据图2中所示这一实施例的半导体器件的方法。参照图3，先制备半导体衬底SUB，该半导体衬底例如包括含有ρ型杂质的硅单层。然后形成用于将半导体衬底SUB的主表面划分成FMONOS区域、NMOS区域和PMOS区域的沟槽隔离结构SI。然后，虽然未具体示出，但是例如由氧化硅膜和氮化硅膜组成的焊盘氧化物膜依次形成于半导体衬底SUB的一个(顶部)主表面之上。随后，在其中形成沟槽隔离区域SI的区域中通过普通的光刻和蚀刻来部分地去除焊盘氧化物膜、氮化硅膜和半导体衬底SUB。通过这一工艺，在其中将形成沟槽隔离结构SI的区域中的半导体衬底SUB的部分上形成沟槽。随后，以覆盖半导体衬底SUB的主表面和沟槽这样的方式例如通过化学气相沉积(CVD)来沉积氧化硅膜。通过用这一氧化硅膜填充沟槽来形成沟槽隔离结构SI。在形成沟槽隔离结构SI之后，例如通过湿蚀刻来去除氮化硅膜和氧化硅膜而留下半导体衬底SUB的主表面上的焊盘氧化物膜。随后，通过普通光刻来执行图案化。具体而言，在其中希望形成阱以适于作为杂质区域的区域中形成具有孔的抗蚀剂膜的图案。使用抗蚀剂膜作为掩模，通过普通注入技术在半导体衬底SUB内向其中将形成ρ型阱区域PWL的区域(FM0N0S区域和NMOS区域)中注入P型杂质(比如硼(B))的离子。类似地，在半导体衬底SUB内向其中将形成η型阱区域NWL的区域(PM0S区域)中注入η型杂质(比如砷(As)或者磷(P))的离子。
在第一阶段中，优选地以数keV或者更多和数百keV或者更少并且更优选为IOkeV或者更多和500keV或者更少的能量并且在平面图中以lX10ncm_2或者更多和5X 1013cm_2或者更少的密度注入P型杂质(比如硼)。随后，在第二阶段中，优选地以数keV或者更多和数百keV或者更少并且更具体为IOkeV或者更多和500keV或者更少的能量并且在平面图中以IX IO11CnT2或者更多和5X IO13CnT2或者更少的密度注入η型杂质(比如砷或者磷)。关于NMOS和PMOS区域，在形成ρ型阱区域PWL和η型阱区域NWL之后，可以如上文描述的那样通过注入技术(沟道注入)附加地注入杂质离子。在图3中，虚线箭头示出了注入ρ型杂质，而实线箭头示出了注入η型杂质。尽管实际上如上文描述的那样在不同定时注入P型杂质和η型杂质，但是在图3中共同地示出了这些杂质的注入。注意在图4和以后的图中，将不示出ρ型阱区域PWL。参照图4，去除焊盘氧化物膜，然后例如通过热氧化以覆盖半导体衬底SUB的主表面和沟槽隔离结构SI的顶表面这样的方式形成栅极绝缘膜GI。栅极绝缘膜GI的厚度优选 为O. 5nm或者更多和15nm或者更少。随后，例如通过CVD在栅极绝缘膜GI之上形成多晶硅G的薄层。多晶硅G的厚度优选为IOnm或者更多和300nm或者更少。随后，形成在FMONOS区域中具有孔的抗蚀剂图案PHR，然后通过普通光刻向FMONOS区域中的多晶硅G中注入η型杂质(比如砷或者磷)的离子。参照图5，通过普通光刻和蚀刻来图案化FMONOS区域中的多晶硅G和栅极绝缘膜GI。这形成FMONOS的控制栅极电极CG和与控制栅极电极CG的底表面接触的栅极绝缘膜GI0参照图6，以覆盖半导体衬底SUB、控制栅极电极CG和多晶硅G这样的方式依次形成用于形成FMONOS的多层绝缘膜的氧化硅膜01、氮化硅膜N和氧化硅膜02。具体而言,例如通过热氧化来形成具有Inm或者更多和IOnm或者更少的厚度的氧化硅膜01，然后以覆盖氧化硅膜01的顶表面这样的方式通过CVD形成具有Inm或者更多和IOnm或者更少的厚度的氮化硅膜N。随后，以接触氮化硅膜N的顶表面这样的方式例如通过CVD形成具有Inm或者更多和IOnm或者更少的厚度的氧化硅膜02。另外，以与接触氧化硅膜02的顶表面这样的方式例如通过CVD形成具有IOnm或者更多和IOOnm或者更少的厚度的多晶硅G的薄层。参照图7，通过普通光刻和蚀刻将图6的步骤中的在FMONOS区域中作为多层绝缘膜而形成的氧化硅膜01、氮化硅膜N和氧化硅膜02以及相同步骤中形成的多晶硅G形成为存储栅极电极MG的图案。以这一方式形成FMONOS的存储栅极。随后，形成在NMOS和PMOS区域中具有孔的抗蚀剂图案PHR。随后，通过普通光刻，向NMOS区域中的多晶硅G中注入η型杂质(比如砷或者磷)的离子，并且向PMOS区域中的多晶硅G中注入ρ型杂质(比如硼)的离子。参照图8，先通过普通光刻和蚀刻来图案化NMOS和PMOS区域中的多晶硅G和栅极绝缘膜GI。这形成NMOS中包括的η型栅极电极NG和栅极绝缘膜GI以及PMOS中包括的ρ型栅极电极PG和栅极绝缘膜GI。然后，通过普通注入技术在半导体衬底SUB的主表面之上的FMONOS区域中形成用于形成源极/漏极区域部分的低浓度η型杂质区域NNR。这时，优选地以数keV或者更多和数十keV或者更少并且更具体为IkeV或者更多和50keV或者更少的能量并且在平面图中以IX IO13CnT2或者更多和5 X IO15CnT2或者更少的密度注入η型杂质(比如砷)的离子。参照图9，通过普通注入技术在半导体衬底SUB的主表面之上的NMOS区域中形成用于形成源极/漏极区域部分的低浓度η型杂质区域NNR。这时，优选地以数keV或者更多和数十keV或者更少并且更具体为IkeV或者更多和50keV或者更少的能量并且在平面图中以IX IO14CnT2或者更多和5X IO14CnT2或者更少的密度注入η型杂质(比如砷)的离子。类似地，在半导体衬底SUB的主表面之上的PMOS区域中形成用于形成源极/漏极区域的低浓度P型杂质区域PPR。这时，优选地以数keV或者更多和数十keV或者更少并且更具体为IkeV或者更多和50keV或者更少的能量并且在平面图中以IXlO14cnT2或者更多和5X IO14CnT2或者更少的密度注入ρ型杂质(比如二氟化硼(BF2))的离子。参照图10，以覆盖FM0N0S、NMOS和PMOS区域中形成的栅极电极的多层结构的侧壁表面和顶表面这样的方式在半导体衬底SUB的主表面之上依次层叠用于形成侧壁氧化硅膜SWI的氧化硅膜和用于形成侧壁氮化硅膜SWN的氮化硅膜。具体而言，以Inm或者更多和IOnm或者更少的厚度形成用于形成侧壁氧化硅膜SWI的氧化硅膜，然后以5nm或者更 多和50nm或者更少的厚度形成用于形成侧壁氮化硅膜SWN的氮化硅膜。参照图11，通过普通光刻和蚀刻将图10的步骤中形成的氧化硅膜和氮化硅膜图案化成侧壁氧化硅膜SWI和侧壁氮化硅膜SWN。参照图12，通过普通注入技术在半导体衬底SUB的主表面之上的FMONOS和NMOS区域中形成用于形成源极/漏极区域部分的η型杂质区域NR。这时，优选地以数十keV并且更具体为IOkeV或者更多和50keV或者更少的能量并且在平面图中以IXlO15cnT2或者更多和5X IO15CnT2或者更少的密度注入η型杂质(比如砷)的离子。另外，通过普通光刻在半导体衬底SUB的主表面之上的PMOS区域中形成用于形成源极/漏极区域部分的ρ型杂质区域PR。例如，优选地以数十keV并且更具体为IOkeV或者更多和50keV或者更少的能量并且在平面图中以I X IO15CnT2或者更多和5 X IO15CnT2或者更少的密度注入η型杂质(比如二氟化硼)的分子。随后，在栅极电极CG、MG、NG和PG的顶表面以及η型杂质区域NR和ρ型杂质区域PR的顶表面之上形成硅化物SC。具体而言，以覆盖图12中所示区域的顶表面这样的方式形成金属膜(未示出)。通过允许例如以数nm或者更多和数十nm或者更少的厚度沉积钴(Co)来形成这一金属膜。可以例如形成镍(Ni)而不是钴。优选地使用普通金属薄膜形成方法(比如溅射)来形成这样的金属膜多层结构。随后，执行所谓的退火。具体而言，在数百。C的温度加热半导体衬底SUB持续数十秒至数分钟。因此，在η型杂质区域NR等中包括的硅原子和形成于其上的钴原子或者镍原子相互反应形成硅化物SC。随后，例如通过湿蚀刻来去除尚未转换成硅化物的金属膜。参照图13，以覆盖FM0N0S、NMOS和PMOS区域这样的方式在半导体衬底SUB的主表面之上形成氮化物膜CSl。以接触FM0N0S、NMOS和PMOS区域的顶表面这样的方式通过CVD形成氮化物膜CSl。氮化物膜CSl具有拉伸应力并且以向待形成的FMONOS和NMOS的沟道区域施加拉伸应力这样的方式来形成。氮化物膜CSl的厚度优选为IOnm或者更多和IOOnm或者更少。随后，以覆盖氮化物膜CSl这样的方式形成由相对于氮化物膜CSl和氮化物膜CS2具有高蚀刻选择性的材料制成的绝缘膜SII。绝缘膜SII例如是具有2nm或者更多和IOnm或者更少的厚度并且例如通过CVD形成的原硅酸四乙酯(TEOS)薄层。绝缘膜SII可以是具有如上文描述的厚度并且通过CVD形成的氧化硅膜而不是TEOS薄层。参照图14，先通过普通光刻来执行图案化。具体而言，形成在PMOS区域(覆盖FMONOS和NMOS区域的顶表面)中具有孔的抗蚀剂图案PHR(保护膜)。使用抗蚀剂图案PHR作为掩模，通过普通蚀刻来去除PMOS区域中的绝缘膜SII、氮化物膜CSl和侧壁氮化硅膜SWN。也就是说，在氮化物膜CS1、绝缘膜SII和适于作为保护膜的抗蚀剂图案PHR覆盖FMONOS区域中的氮化硅膜N的顶表面这样的状态中去除PMOS区域中的侧壁氮化硅膜SWN。因而，维持FMONOS区域和NMOS区域中的侧壁氮化硅膜SWN。去除PMOS区域中的侧壁氮化硅膜SWN允许减少在以后待形成并且旨在于向PMOS的沟道区域施加压缩应力的氮化物膜CS2与该沟道区域之间的距离。因此，氮化物膜CS2可以向PMOS的沟道区域更高效地施加压缩应力。参照图15，去除图14的步骤中形成的抗蚀剂图案PHR，然后以覆盖FM0N0S、NMOS和PMOS区域这样的方式在半导体衬底SUB的主表面之上形成氮化物膜CS2。以接触 FM0N0S.NM0S和PMOS区域的顶表面这样的方式通过CVD形成氮化物膜CS2。氮化物膜CS2具有压缩应力并且以向待形成的PMOS的沟道区域施加压缩应力这样的方式来形成。氮化物膜CS2的厚度优选为IOnm或者更多和IOOnm或者更少。参照图16，先通过普通光刻来执行图案化。具体而言，形成在FMONOS和MNOS区域中具有孔的抗蚀剂图案PHR。使用抗蚀剂图案PHR作为掩模，通过普通蚀刻来去除FMONOS和NMOS区域中的氮化物膜CS2。因而，氮化物膜CS2保留于PMOS区域中。由于绝缘膜SII相对于氮化物膜具有高蚀刻选择性，所以它在这一工艺中适于作为用于防止蚀刻FMONOS和NMOS区域中的与其底表面接触的氮化物膜CSl的停止膜。因而，氮化物膜CSl和绝缘膜SII保留于FMONOS和NMOS区域中。随后，去除抗蚀剂图案PHR。因此，形成如图2中所示半导体器件，其中以接触FMONOS和NMOS的顶表面这样的方式形成用于向FMONOS和NMOS的沟道施加拉伸应力的氮化物膜CSl，并且其中以接触PMOS的顶表面这样的方式形成用于向PMOS的沟道施加压缩应力的氮化物膜CS2。接着，将参照图17至图18描述这一实施例的优点，这些图示出了根据这一实施例的比较示例的制造方法。参照图17，在用于制造根据这一实施例的比较示例的半导体器件(其中该半导体器件如图2中那样包括FM0N0S、NM0S和PM0S)的方法中，在图3至图12的步骤之后例如通过普通蚀刻来去除FM0N0S、NM0S和PMOS区域中的所有侧壁氮化硅膜SWN。这时，可以从上方将FMONOS的存储栅极中包括的并且旨在于存储电荷的氮化硅膜N与侧壁氮化硅膜SWN一起去除。原因是在侧壁氮化硅膜SWN与氮化硅膜N之间的蚀刻选择性低。因此，出现如下状态，在该状态中存储栅极的多层绝缘膜中包括的氧化硅膜01与02之间的氮化硅膜N消失。通过在这一状态中如这一实施例中那样形成氮化硅膜CSl和CS2作为后处理，形成具有图18中所示方面的半导体器件。即使在去除控制栅极电极CG与存储栅极电极MG之间的区域中的氮化硅膜N时，仍然更少影响FMONOS的功能。然而，氮化硅膜N具有从在控制栅极电极CG与存储栅极电极MG之间的区域向在存储栅极电极MG与半导体衬底SUB之间的区域延伸的形状。因而，如果高速蚀刻氮化硅膜N，则将不仅在控制栅极电极CG与存储栅极电极MG之间的区域中而且在存储栅极电极MG与半导体衬底SUB之间的区域中去除它。这将削弱FMONOS的存储电荷的功能。出于这一原因，在这一实施例中，在如下状态中去除PMOS区域中形成的侧壁氮化硅膜SWN，在该状态中，适于作为保护膜的抗蚀剂图案PHR形成于FMONOS区域之上并且具体为与在FMONOS区域中的多层绝缘膜中包括的氮化硅膜N的顶表面接触的氮化物膜CSl等之上。这可以防止氮化硅膜N与PMOS区域中的侧壁氮化硅膜SWN—起去除。因此，待形成的FMONOS可以获得存储信息的功能。另外，在这一实施例中，用于向沟道施加拉伸应力的氮化物膜CSl形成于η沟道晶体管NMOS中，并且用于向沟道施加压缩应力的氮化物膜CS2形成于ρ沟道晶体管PMOS中。因此，可以增强半导体器件的电流驱动能力。另外，由于用于向沟道施加拉伸应力的氮化物膜CSl形成于MONOS型存储器单元FMONOS中，所以可以进一步增加存储器单元的通断比。
在这一实施例中，对于PM0S，去除侧壁氮化物膜SWN，因此减少在氮化物膜CS2与沟道区域之间的距离。另一方面，对于NM0S，维持侧壁氮化硅膜SWN。原先在NMOS中，通过SPT获得的电流驱动能力提高效果如10%或者更少一样小。因而，即使侧壁氮化硅膜SWN保留于NMOS中，仍然无问题。第二实施例本发明的第二实施例与第一实施例不同在于接触蚀刻停止膜的配置和用于制造这一部分的方法。将参照图19描述这一实施例的配置。参照图19，根据这一实施例的半导体器件与根据图2中所示第一实施例的半导体器件不同在于，用于向沟道区域施加压缩应力的氮化物膜CS2不仅形成于PMOS区域中而且形成于FMONOS和NMOS区域中。具体而言，图2的半导体器件中的氮化物膜CSl和绝缘膜SII未形成于FMONOS和NMOS区域中。代之以形成氮化物膜CS2。在这一实施例中，优选地向FMONOS和NMOS区域中的氮化物膜CS2中注入锗(Ge)、硅等的离子。这可以缓和η沟道FMONOS和NMOS区域中的氮化物膜CS2向沟道区域施加的压缩应力。也就是说，在这一实施例中，FMONOS和NMOS区域中的氮化物膜CS2向沟道区域施加的压缩应力优选地小于PMOS区域中的氮化物膜CS2向沟道区域施加的压缩应力。图19的半导体器件除了上文提到的点之外与图2的半导体器件相同。因而，对相同元件给予相同符号并且将不重复描述这些元件。接着，将参照图20描述用于制造根据图19中所示这一实施例的半导体器件的方法。参照图20，在用于制造根据这一实施例的半导体器件的方法中，在与图3至图12相似的步骤之后如在图14的步骤中那样形成在PMOS区域中具有孔(覆盖FMONOS和NMOS区域的顶表面)的抗蚀剂图案PHR(保护膜)。使用抗蚀剂图案PHR作为掩模，通过普通蚀刻来去除PMOS区域中的侧壁氮化硅膜SWN。也就是说，在如下状态中去除PMOS区域中的侧壁氮化硅膜SWN，在该状态中，适于作为保护膜的抗蚀剂图案PHR覆盖FMONOS区域中的氮化硅膜N的顶表面。因而，维持FMONOS和NMOS区域中的侧壁氮化硅膜SWN。在图20的步骤中去除抗蚀剂图案PHR之后，以覆盖FM0N0S、NMOS和PMOS区域这样的方式如在图15的步骤中那样在半导体衬底SUB的主表面之上形成氮化物膜CS2。以这一方式形成图19中所示半导体器件。虽然未示出，但是可以例如通过正常注入技术向形成于FMONOS和NMOS区域中的氮化物膜CS2中注入锗、硅等的离子。接着，将描述这一实施例的优点。同样在这一实施例中，如第一实施例中那样在PMOS区域中形成能够施加压缩应力的氮化物膜CS2。因此，增强PMOS的电流驱动能力。另夕卜，由于侧壁氮化硅膜SWN未形成于PMOS中，所以减少在用于施加压缩应力的氮化物膜CS2与沟道区域之间的距离。因此，氮化物膜CS2可以向PMOS的沟道区域更高效地施加压缩应力。在这一实施例中，在图20中所示步骤中形成的并且适于作为保护膜的抗蚀剂图案PHR具有防止FMONOS和匪OS区域中的侧壁氮化硅膜SWN与氮化硅膜N —起被蚀刻这样的效果。因而，侧壁氮化硅膜SWN可以增加在氮化物膜CS2与FMONOS和NMOS中的沟道区域之间的距离。由于FMONOS和NMOS是η沟道存储器单元(晶体管)，所以向沟道区域施 加拉伸应力可以增强电流驱动能力。另外，由于侧壁氮化物膜SWN增加在氮化物膜CS2与FMONOS和NMOS中的沟道区域之间的距离，所以减少氮化物膜CS2向沟道区域施加的压缩应力。因此，可以控制电流驱动能力的减少。在这一实施例中，氮化硅膜CS2形成于所有FM0N0S、NMOS和PMOS区域中。因此，与如第一实施例中那样在不同步骤中形成氮化硅膜CSl和CS2这样的情况相比可以减少步骤数目。这一实施例除了上文提到的点之外与第一实施例相同。也就是说，上文未描述的第二实施例的配置、条件、步骤、优点等都与第一实施例的配置、条件、步骤、优点等相同。第三实施例本发明的第三实施例与第一实施例不同在于PMOS的配置和用于制造这一部分的方法。下文将参照图21描述这一实施例的配置。参照图21，在这一实施例中，在PMOS的源极区域与漏极区域之间的沟道区域中形成适于作为P型杂质区域的所谓嵌入沟道EC。另外，在这一实施例中，包括含有η型杂质的多晶硅的η型栅极电极NG用作PMOS中包括的栅极电极。图21的半导体器件除了上文提到的点之外与图2的半导体器件相同。因而，对相同元件给予相同符号并且将不重复描述这些元件。接着，将参照图22至图25描述用于制造根据图21中所示这一实施例的半导体器件的方法。参照图22，在用于制造根据这一实施例的半导体器件的方法中，在与图3相似的步骤之后通过普通注入技术向η型阱区域NWL中的半导体衬底SUB的表面的部分中注入ρ型杂质(比如硼)的离子。因此，形成P型杂质区域。具体而言，在以后将在半导体衬底SUB的η型阱区域NWL中的表面上形成的源极与漏极之间的区域(其中将形成沟道区域的区域)中形成包含P型杂质的嵌入沟道EC。参照图23，在图22的步骤之后执行与图4至图6相似的步骤。因此，如在图7的步骤中那样形成控制单元和存储栅极。随后，形成在NMOS和PMOS区域中具有孔的抗蚀剂图案PHR，然后通过普通光刻向NMOS和PMOS区域中的多晶硅G中注入η型杂质(比如砷或者磷)的离子。
参照图24，在图23的步骤之后如在图8的步骤中那样图案化NMOS和PMOS区域中的多晶硅G和栅极绝缘膜GI。因此，形成NMOS为η型栅极电极NG和栅极绝缘膜GI，并且形成PMOS为η型栅极电极NG和栅极绝缘膜GI。参照图25，在图24的步骤之后执行与图9的步骤相似的步骤。因此，在形成于PMOS区域中的一对低浓度ρ型杂质区域PPR之间的区域中设置嵌入沟道EC。下文执行与图10至图16的步骤相似的步骤从而形成图21中所示半导体器件。接着，将描述这一实施例的优点。除了第一实施例的优点之外，这一实施例具有通过形成PMOS为η型栅极电极NG来使得用于形成ρ型栅极电极的掩模(用于注入P型杂质)变得不必要这样的优点。因而，可以去除掩模的制造成本。包括根据这一实施例的嵌入沟道EC的配置可以应用于这里的其它实施例。这一实施例除了上文提到的点之外与第一实施例相同。也就是说，上文未描述的 第三实施例的配置、条件、步骤、优点等都与第一实施例的配置、条件、步骤、优点等相同。第四实施例本发明的第四实施例与第一实施例不同在于FMONOS和NMOS的配置以及用于制造这些部分的方法。将参照图26描述这一实施例的配置。参照图26，在这一实施例中，在所有FM0N0S、NM0S和PMOS中以接触由栅极绝缘膜GI以及栅极电极CG、MG、NG和PG形成的多层结构的外侧壁这样的方式形成侧壁氧化硅膜SffI0优选地以覆盖半导体衬底SUB的主表面以及栅极电极CG、MG、NG和PG的侧表面这样的方式形成侧壁氧化娃膜SWI。其厚度优选为IOnm或者更少。另一方面。在这一实施例中，侧壁氮化硅膜SWN(图2)未形成于FM0N0S、NM0S和PMOS中的任一者中。另外，在这一实施例中，通过蚀刻在某一程度上从上方去除FMONOS的存储栅极中包括的氮化硅膜N的在控制栅极电极CG与存储栅极电极MG之间的部分。因此，在控制栅极电极CG与存储栅极电极MG之间的区域中的氮化硅膜N的最上部分低于存储栅极电极MG的最上表面而高于存储栅极电极MG的最下表面。当以接触存储栅极电极MG的顶表面这样的方式形成硅化物SC时，在控制栅极电极CG与存储栅极电极MG之间的区域中的氮化硅膜N的最上部分优选地低于硅化物SC的最上表面而高于存储栅极电极MG的最下表面。在任何情况下，氮化硅膜N如在其它实施例中那样设置于存储栅极电极MG与半导体衬底SUB之间的区域中。图26的半导体器件除了上文提到的点之外与图2的半导体器件相同。因而，对相同元件给予相同标号并且将不重复描述这些元件。接着，将参照图27至图29描述用于制造根据图26中所示这一实施例的半导体器件的方法。参照图27，在用于制造根据这一实施例的半导体器件的方法中，在与图3至图12的步骤相似的步骤之后例如通过湿蚀刻来去除所有FM0N0S、NMOS和PMOS区域中的侧壁氮化硅膜SWN。同时，在某一程度上从上方去除FMONOS的存储栅极中包括的氮化硅膜N。硅化物SC形成于存储栅极电极MG的顶表面之上。出于这一原因，优选地以如下方式蚀刻氮化硅膜N在控制栅极电极CG与存储栅极电极MG之间的区域中的部分，该方式使得剩余氮化硅膜N的最上部分的高度低于硅化物SC的最上表面而高于存储栅极电极MG的最下表面。另外，优选地仅去除在控制栅极电极CG与存储栅极电极MG之间的区域中的氮化硅膜N的仅上部部分。另外，优选地留下而不去除在存储栅极电极MG与半导体衬底SUB之间的氮化硅膜N。为了如上文描述的那样仅蚀刻氮化硅膜N的部分，优选地各向同性地蚀刻与氮化硅膜N —起蚀刻的侧壁氮化硅膜SWN。具体而言，使图27中的水平方向上的蚀刻速度比在图27中的竖直方向上的速度更高。因此，在水平方向上以更高蚀刻速度蚀刻侧壁氮化硅膜SffN0另一方面，以更低蚀刻速度从上方蚀刻氮化硅膜N。因而对于在控制栅极电极CG与存储栅极电极MG之间的氮化硅膜N，仅去除其上部部分。在水平方向上蚀刻整个侧壁氮化硅膜SWN时的时间点停止蚀刻。因此，维持而不去除在存储栅极电极MG与半导体衬底SUB之间形成的氮化硅膜N。参照图28，在图27的步骤之后执行与图13至图14的步骤相似的步骤。参照图29，在图28的步骤之后执行与图15至图16的步骤相似的步骤。去除图29的抗蚀剂图案PHR从而形成图26中所示半导体器件。接着，将描述这一实施例的优点。在这一实施例中，从PMOS以及从FMONOS和NMOS去除侧壁氮化硅膜SWN。在这一状态中，具有拉伸应力的氮化物膜CSl形成于FMONOS和NMOS的顶表面之上，而具有压缩应力的氮化物膜CS2形成于PMOS的顶表面之上。因此，也在FMONOS和NMOS中，如在PMOS中那样减少在氮化物膜CSl与沟道区域之间的距离。因而，氮化物膜CSl可以更高效地向PMOS的沟道区域施加压缩应力；可以增加作为存储器单元的FMONOS的通断比；并且可以增强NMOS的电流驱动能力。另外，通过将FMONOS和NMOS(PMOS)中的侧壁氧化硅膜SWI的厚度设置成IOnm或者更少，可以设置在FMONOS和NMOS中的氮化物膜CSl与沟道区域之间的距离，使得氮化物膜CSl可以向沟道区域施加充分的拉伸应力。对于氮化硅膜N，仅蚀刻其在控制栅极电极CG与存储栅极电极MG之间的区域中的部分；在其它区域中维持它。在维持FMONOS的功能方面可允许这样仅去除在控制栅极电极CG与存储栅极电极MG之间的区域中的氮化硅膜N的顶部部分。因此，可以增加作为存储器单元的FMONOS的通断比而未削弱FMONOS的功能。这一实施例除了上文提到的点之外与第一实施例相同。也就是说，上文未描述的第四实施例的配置、条件、步骤、优点等与第一实施例的配置、条件、步骤、优点等相同。这里公开的实施例应当理解为在所有方面为示例而非限制。本发明的范围不是由前文说明书而是由所附权利要求限定并且旨在于包括与权利要求等同的含义和在该范围内的任何改变。另外，可以适当组合上文提到的实施例的配置。本发明特别有利地适用于包括FMONOS和CMOS的半导体器件及其制造方法。
权利要求
1.一种半导体器件，包括 具有主表面的半导体衬底； MONOS型存储器单元，形成于所述主表面之上并且具有沟道； n沟道晶体管，形成于所述主表面之上； P沟道晶体管，形成于所述主表面之上；以及 氮化物膜，以接触所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管的相应顶表面这样的方式来形成， 其中所述氮化物膜向所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管的沟道施加应力。
2.根据权利要求I所述的半导体器件，所述氮化物膜向所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管的沟道施加压缩应力。
3.根据权利要求I所述的半导体器件， 其中所述氮化物膜向所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管的沟道施加压缩应力，并且 其中所述氮化物膜向所述MONOS型存储器单元和所述n沟道晶体管施加的压缩应力小于由其向所述P沟道晶体管施加的压缩应力。
4.根据权利要求I所述的半导体器件，其中所述氮化物膜包括向所述MONOS型存储器单元和所述n沟道晶体管的沟道施加拉伸应力的第一氮化物膜以及向所述p沟道晶体管的沟道施加压缩应力的第二氮化物膜。
5.根据权利要求I至4中的任一权利要求所述的半导体器件， 其中所述P沟道晶体管包括栅极电极， 其中所述杂质区域形成于所述P沟道晶体管的区域中，所述P沟道晶体管的所述区域是其中将形成所述沟道的区域，并且 其中所述P沟道晶体管的所述栅极电极包含n型杂质。
6.根据权利要求I至4中的任一权利要求所述的半导体器件， 其中所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管各自包括栅极电极， 其中所述MONOS型存储器单元和所述n沟道晶体管各自包括以接触所述栅极电极的侧壁这样的方式依次层叠的侧壁氧化娃膜和侧壁氮化娃膜，并且 其中所述P沟道晶体管包括形成于所述栅极电极的侧壁表面之上的侧壁氧化硅膜。
7.根据权利要求I至4中的任一权利要求所述的半导体器件， 其中所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管各自包括栅极电极和以接触所述栅极电极的侧壁这样的方式形成的侧壁氧化硅膜，并且 其中所述MONOS型存储器单元和所述n沟道晶体管的所述侧壁氧化硅膜具有IOnm或者更少的厚度。
8.根据权利要求7所述的半导体器件， 其中所述MONOS型存储器单元的所述栅极电极包括控制栅极电极和存储栅极电极， 其中所述MONOS型存储器单元包括形成于所述存储栅极电极与所述半导体衬底之间并且旨在于在所述MONOS型存储器单元中存储电荷的氮化物绝缘体层，其中所述氮化物绝缘体层从在所述存储栅极电极与所述半导体衬底之间的区域向在所述控制栅极电极与所述存储栅极电极之间的区域延伸，并且 其中在所述控制栅极电极与所述存储栅极电极之间的所述区域中的所述氮化物绝缘体层的最上部低于所述存储栅极电极的最上表面而高于所述存储栅极电极的最下表面。
9.根据权利要求6至8中的任一权利要求所述的半导体器件， 其中杂质区域形成于其中将形成所述沟道的所述P沟道晶体管的所述区域中，并且 其中所述P沟道晶体管的所述栅极电极包含n型杂质。
10.一种用于通过制备具有主表面的半导体衬底并且在所述主表面之上形成MONOS型存储器单元、n沟道晶体管和p沟道晶体管来制造半导体器件的方法，所述方法包括以下步骤 形成氮化物绝缘体层，所述氮化物绝缘体层在所述MONOS型存储器单元中存储电荷； 形成在所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管中包括的栅极电极； 在每个栅极电极的侧壁表面之上依次形成侧壁氧化硅膜和侧壁氮化硅膜； 以接触其中将形成所述MONOS型存储器单元的区域中的所述氮化物绝缘体层的顶表面这样的方式形成保护膜； 在形成所述保护膜的状态中去除其中将形成所述P沟道晶体管的区域中的所述侧壁氮化硅膜；以及 以接触其中将形成所述MONOS型存储器单元的所述区域、其中将形成所述n沟道晶体管的区域和其中将形成所述P沟道晶体管的所述区域的顶表面这样的方式形成氮化物膜，所述氮化物膜旨在于向沟道施加应力。
11.根据权利要求10所述的用于制造半导体器件的方法，其中所述保护膜形成于其中形成所述MONOS型存储器单元的所述区域和其中形成所述n沟道晶体管的所述区域的所述顶表面之上。
12.根据权利要求10和11中的任一权利要求所述的用于制造半导体器件的方法， 其中在其中将形成所述MONOS型存储器单元的所述区域和其中将形成所述n沟道晶体管的所述区域的所述顶表面之上形成的所述氮化物膜向所述MONOS型存储器单元和所述n沟道晶体管的所述沟道施加拉伸应力，并且 其中在其中将形成所述P沟道晶体管的所述区域的所述顶表面之上形成的所述氮化物膜向所述P沟道晶体管的所述沟道施加压缩应力。
13.根据权利要求10和11中的任一权利要求所述的用于制造半导体器件的方法，其中所述氮化物膜向所述MONOS型存储器单元、所述n沟道晶体管和所述p沟道晶体管的所述沟道施加压缩应力。
14.根据权利要求10和13中的任一权利要求所述的用于制造半导体器件的方法，其中所述保护膜是抗蚀剂膜。
15.根据权利要求10和14中的任一权利要求所述的用于制造半导体器件的方法，还包括在所述P沟道晶体管的区域中形成杂质区域的步骤，所述P沟道晶体管的所述区域是其中将形成所述沟道的区域， 其中以包含n型杂质这样的方式形成所述MONOS型存储器单元、所述n沟道晶体管和所述P 沟道晶体管的相应栅极电极。
全文摘要
本发明的实施例涉及半导体器件及其制造方法。该半导体器件包括具有主表面的半导体衬底；MONOS型存储器单元，形成于主表面之上并且具有沟道；n沟道晶体管，形成于主表面之上；以及p沟道晶体管，形成于主表面之上。以接触MONOS型存储器单元、n沟道晶体管和p沟道晶体管的顶表面这样的方式形成氮化物膜。氮化物膜向MONOS型存储器单元、n沟道晶体管和p沟道晶体管的沟道施加应力。
文档编号H01L27/115GK102810542SQ201210178009
公开日2012年12月5日 申请日期2012年5月29日 优先权日2011年5月30日
发明者平野有一 申请人:瑞萨电子株式会社