一种无需侧墙制作半导体器件的方法
【专利摘要】本发明公开了一种无需侧墙制作半导体器件的方法，包括步骤：a）提供半导体衬底，所述半导体衬底上形成有具有第一宽度的第一栅材料层；b）执行离子注入工艺，以在所述第一栅材料层两侧的半导体衬底中形成源极和漏极；c）对所述第一栅材料层进行修剪，以形成具有第二宽度的第二栅材料层；d）执行离子注入工艺，以在所述第二栅材料层两侧的半导体衬底中形成浅掺杂区；和e）对所述第二栅材料层进行修剪，以形成具有第三宽度的第三栅材料层。本发明的方法无需侧墙来制作半导体器件，因而可以避免形成和去除偏移间隙壁和间隙壁给生产周期和生产成本带来的延长和增加，并且还能够精确地控制浅掺杂区和源/漏极的位置以及有效沟道长度。
【专利说明】一种无需侧墙制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种无需侧墙制作半导体器件的方法。
【背景技术】
[0002]随着半导体技术的发展，应力技术不断发展来提高沟道内多数载流子的迁移率。接触孔刻蚀停止层(CESL)应力技术是最为广泛使用的应力技术之一。下面将结合图1A-1D来说明现有的采用CESL应力技术来形成晶体管的方法。如图1A所示，首先在半导体衬底100上形成栅极101，该栅极包括位于栅介电层和栅材料层。如图1B所示，在栅极101的两侧形成偏移间隙壁102，并执行浅掺杂离子注入工艺以在栅极101两侧的半导体衬底100中形成浅掺杂区103A和103B。如图1C所示，在偏移间隙壁102的两侧继续形成间隙壁104，并执行源漏极离子注入工艺以在栅极101两侧的半导体衬底100中形成源极105A和漏极105B。如图1D所示，为了使CESL应力层更靠近沟道，以有效地施加应力，目前最常用的方法是在形成CESL应力层之前将偏移间隙壁102和间隙壁104都去除，然后在半导体衬底100上形成覆盖栅极101的CESL应力层106。
[0003]然而，在上述方法中增加了去除偏移间隙壁102和间隙壁104(两者共同称为侧墙)的步骤，因此导致生产周期延长，且生产成本增加。并且，由于浅掺杂离子注入过程和源漏极离子注入分别是采用偏移间隙壁102和间隙壁104作为掩膜，因此，形成的浅掺杂区103A和103B以及源极105A和漏极105B的位置和有效沟道长度主要受到偏移间隙壁102和间隙壁104的厚度的影响。但是，偏移间隙壁102和间隙壁104中的每一个都是米用先沉积对应的材料层然后再对该材料层进行刻蚀的方法形成的，因此，较难精确地控制偏移间隙壁102和间隙壁104的厚度，进而导致浅掺杂区103A和103B以及源极105A和漏极105B的位置和有效沟道长度与目标值之间出现偏差。
[0004]因此，需要一种无需侧墙制造半导体器件的方法，以解决现有技术中存在的问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]本发明提出了一种无需侧墙制作半导体器件的方法，包括步骤:a)提供半导体衬底，所述半导体衬底上形成有具有第一宽度的第一栅材料层山)执行离子注入工艺，以在所述第一栅材料层两侧的半导体衬底中形成源极和漏极；c)对所述第一栅材料层进行修剪，以形成具有第二宽度的第二栅材料层；d)执行离子注入工艺，以在所述第二栅材料层两侧的半导体衬底中形成浅掺杂区；和e)对所述第二栅材料层进行修剪，以形成具有第三宽度的第三栅材料层。
[0007]优选地，在所述半导体衬底上形成有覆盖所述半导体衬底的栅介电层。
[0008]优选地，所述e)步骤之后包括对所述栅介电层进行刻蚀的步骤，以去除未被所述第三栅材料层覆盖的栅介电层，刻蚀后的所述栅介电层与所述第三栅材料层构成栅极。
[0009]优选地，所述c)步骤和/或所述e)步骤中的所述修剪是采用各向同性刻蚀法进行的。
[0010]优选地，所述各向同性刻蚀法为远程等离子体刻蚀法。
[0011]优选地，所述第一宽度与所述第二宽度之间的差值为10-200nm。
[0012]优选地，所述第二宽度与所述第三宽度之间的差值为6_30nm。
[0013]优选地，所述e)步骤之后还包括形成覆盖所述半导体衬底和所述第三栅材料层的应力层。
[0014]优选地，所述应力层为接触孔刻蚀停止应力层。
[0015]优选地，所述应力层为氧化硅层和氮化硅层的组合。
[0016]综上所述，本发明的无需侧墙制作半导体器件的工艺，通过修剪步骤使栅材料层的宽度逐步减小来先形成浅掺杂区然后形成源漏极，可以省略形成偏移间隙壁和间隙壁的步骤。这样可以避免形成和去除偏移间隙壁和间隙壁给生产周期和生产成本带来的延长和增加，并且还能够精确地控制浅掺杂区和源/漏极的位置以及有效沟道长度。
【专利附图】
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0018]图1A-1D为现有的采用CESL应力技术来形成晶体管工艺流程中各步骤所获得的器件的剖视图；
[0019]图2为根据本发明一个实施方式制作半导体器件的工艺流程图；以及
[0020]图3A-3H为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。
【具体实施方式】
[0021]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0022]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0023]图2示出了根据本发明一个实施方式制作半导体器件的工艺流程图，图3A-3H示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的制作方法。[0024]执行步骤201，提供半导体衬底，所述半导体衬底上形成有具有第一宽度的第一栅材料层。
[0025]如图3A所示，半导体衬底300可以为以下所提到的材料中的至少一种:娃、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底300中可以形成有掺杂区域(未示出)，例如N型阱区和P型阱区。此外，半导体衬底300中还可以包括隔离结构(未示出)，例如浅沟槽隔离(STI)结构等，隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。
[0026]在半导体衬底300上依次形成有栅介电层301和栅材料层302。栅介电层301可以是包括以下材料层中的一层或多层所形成的单层结构或复合层结构，所述材料层包括氧化硅层、氮氧化硅层和氧化铪层等。作为示例，当栅介电层为氧化硅层层时，其可以利用氧化工艺在氧蒸气环境中温度约在800-1000摄氏度下将半导体衬底氧化而形成。栅材料层302用于形成栅极的栅材料层，因此，栅材料层的材料可以多晶硅或形成金属栅极的材料。即所述栅极可以为多晶硅栅，也可以为金属栅。当栅极为金属栅时，栅材料层通常需要包括界面层、高k材料层和金属材料层。
[0027]如图3B所示，对栅材料层302进行刻蚀，以形成具有第一宽度(W1)的第一栅材料层303。该可以工艺例如包括:首先，在栅材料层302上形成硬掩膜层和图案化的光刻胶层；然后，以光刻胶层为掩膜对硬掩膜层进行刻蚀，并以硬掩膜层为掩膜对栅材料层302进行刻蚀，以形成具有第一宽度(W1)的第一栅材料层303 ;最后，去除光刻胶层和硬掩膜层。对于不同的栅极材料302会选择不同的刻蚀剂进行刻蚀，由于刻蚀剂的选择以为本领域所熟知，因此本文不再一一列举。
[0028]对于栅介电层301，为了避免后续工艺对半导体衬底300产生影响，优选地，该栅介电层301在后续工艺中去除，在对栅介电层301进行刻蚀之前一直使栅介电层301覆盖半导体衬底300。后文将对该优选实施方式进行详细描述。
[0029]执行步骤202，执行离子注入工艺，以在第一栅材料层两侧的半导体衬底中形成源极和漏极。
[0030]如图3C所示，执行离子注入工艺，以分别在第一栅材料层303两侧的半导体衬底300中形成源极304A和漏极304B。对于P型器件则注入P型掺杂剂；对于N型器件则注入P型掺杂剂。由于源漏极的离子注入工艺已为本领域的技术人员所熟知，因此不再详述。由于形成源极304A和漏极304B的掩膜为第一栅材料层303，而第一栅材料层303的宽度W1是由光刻工艺直接限定的，因此，与现有的采用间隙壁作为掩膜的技术(参照图1C)相比，本发明的方法能够较精确地控制源极304A和漏极304B的位置。
[0031]执行步骤203，对第一栅材料层进行修剪，以形成具有第二宽度的第二栅材料层。
[0032]如图3D所示，采用修剪(Triming)工艺对第一栅材料层303进行刻蚀，使其宽度减小到《2，以形成具有第二宽度(W2)的第二栅材料层305。作为示例，该修剪工艺是采用各向同性刻蚀法进行的，例如包括干法各向同性刻蚀和湿法各向同性刻蚀。优选地，各向同性干法刻蚀可以是远程等离子体刻蚀法。远程等离子体刻蚀法是指等离子体电离区与等离子体加工区(产生沉积、刻蚀、表面改性等过程的固体表面)之间的距离较远。采用远程等离子体刻蚀法可以获得更好的空间均匀性以及更适宜的离子、中性成分比例，以使上述修剪工艺在第一栅材料层303表面的各个区域获得均匀地修剪。根据所选用的栅材料层的材料以及刻蚀方法，修剪工艺会选择不同的刻蚀剂。以远程等离子体刻蚀法为例，当栅材料层的材料为多晶硅时，刻蚀剂可以包括含有F、C1和/或Br基的气体。该修剪工艺过程中，温度可以为0° C-500。C，压力可以为ImTor-1OOTor,且功率可以为10W-5000W。
[0033]执行步骤204，执行离子注入工艺，以在第二栅材料层两侧的半导体衬底中形成浅惨杂区。
[0034]如图3E所示，执行离子注入工艺，以分别在第二栅材料层305两侧的半导体衬底300中形成浅掺杂区306A和306B。对于P型器件则注入P型掺杂剂；对于N型器件则注入P型掺杂剂。由于浅掺杂区的离子注入工艺已为本领域的技术人员所熟知，因此不再详述。由于形成浅掺杂区306A和306B的掩膜为第二栅材料层305，而第二栅材料层305的宽度W2是由修剪工艺所限定的。通过控制修剪工艺的时间以及其它工艺参数可以精确地控制修剪掉的栅材料层，因此，与现有的采用偏移间隙壁作为掩膜的技术(参照图1B)相比，本发明的方法能够较精确地控制浅掺杂区306A和306B的位置，进而能够准确地控制沟道的有效长度。
[0035]优选地，第一宽度W1与第二宽度W2之间的差值为10_200nm。第一宽度W1与第二宽度W2之间的差值的一半用于确定浅掺杂区306A伸出源极304A的距离，同样也决定了浅掺杂区306B伸出漏极304B的距离，因此，将第一宽度W1与第二宽度W2之间的差值设置在上述范围之内可以适应实际工艺的需要。
[0036]执行步骤205，对第二栅材料层进行修剪，以形成具有第三宽度的第三栅材料层。
[0037]如图3F所示，采用修剪(Triming)工艺对第二栅材料层305进行刻蚀，使其宽度减小到w3，以形成具有第二宽度(W3)的第三栅材料层307。作为示例，该修剪工艺是采用各向同性刻蚀法进行的，例如包括干法各向同性刻蚀和湿法各向同性刻蚀。优选地，各向同性干法刻蚀可以是远程等离子体刻蚀法，以使上述修剪工艺在第二栅材料层305表面的各个区域获得均匀地修剪。根据所选用的栅材料层的材料以及刻蚀方法，修剪工艺会选择不同的刻蚀剂。以远程等离子体刻蚀法为例，当栅材料层的材料为多晶硅时，刻蚀剂可以包括含有F、Cl和/或Br基的气体。该修剪工艺过程中，温度可以为0° C-5000 C，压力可以为ImTor-1OOTor,且功率可以为 10W-5000W。
[0038]优选地，第二宽度W2与第三宽度W3之间的差值为6_30nm。第二宽度W2与第三宽度％之间的差值的一半限定了最终形成的栅极相对于浅掺杂区306A和306B的位置，因此，将第二宽度W2与第三宽度W3之间的差值设置在上述范围之内可以适应实际工艺的需要。
[0039]此外，在后续工艺中去除栅介电层301的情况下(即对栅材料层302刻蚀后不立即刻蚀栅介电层301)，优选地，可以步骤205之后对栅介电层301刻蚀，以去除未被第三栅材料层307覆盖的栅介电层301，如图3G所示，刻蚀后的栅介电层301与第三栅材料层307构成栅极310。这样可以避免上述修剪工艺对半导体衬底300产生影响。但可以理解的是，本发明并非对刻蚀栅介电层301的时机进行限定，在不背离本发明的精神的前提下可以对栅介电层301的刻蚀步骤进行调整。
[0040]此外，本发明的方法在上述步骤205之后还可以包括形成覆盖半导体衬底300和第三栅材料层307的应力层308的步骤，如图3H所示。由于应力层308直接靠近沟道区域，因此可以有效地施加应力。优选地，该应力层308可以为接触孔刻蚀停止应力层，以节省工艺步骤。进一步优选地，应力层308的材料可以为氧化硅层和氮化硅层的组合。
[0041]综上所述，本发明的无需侧墙制作半导体器件的工艺，通过修剪步骤使栅材料层的宽度逐步减小来先形成浅掺杂区然后形成源漏极，可以省略形成偏移间隙壁和间隙壁的步骤。这样可以避免形成和去除偏移间隙壁和间隙壁给生产周期和生产成本带来的延长和增加，并且还能够精确地控制浅掺杂区和源/漏极的位置以及有效沟道长度。
[0042]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种无需侧墙制作半导体器件的方法，包括步骤: a)提供半导体衬底，所述半导体衬底上形成有具有第一宽度的第一栅材料层； b)执行离子注入工艺，以在所述第一栅材料层两侧的半导体衬底中形成源极和漏极； c)对所述第一栅材料层进行修剪，以形成具有第二宽度的第二栅材料层； d)执行离子注入工艺，以在所述第二栅材料层两侧的半导体衬底中形成浅掺杂区；和 e)对所述第二栅材料层进行修剪，以形成具有第三宽度的第三栅材料层。
2.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成有覆盖所述半导体衬底的栅介电层。
3.如权利要求2所述的方法，其特征在于，所述e)步骤之后包括对所述栅介电层进行刻蚀的步骤，以去除未被所述第三栅材料层覆盖的栅介电层，刻蚀后的所述栅介电层与所述第三栅材料层构成栅极。
4.如权利要求1所述的方法，其特征在于，所述c)步骤和/或所述e)步骤中的所述修剪是采用各向同性刻蚀法进行的。
5.如权利要求4所述的方法，其特征在于，所述各向同性刻蚀法为远程等离子体刻蚀法。
6.如权利要求1所述的方法，其特征在于，所述第一宽度与所述第二宽度之间的差值为 10_200nm。
7.如权利要求1所述的方法，其特征在于，所述第二宽度与所述第三宽度之间的差值为 6_30nm。
8.如权利要求1所述的方法，其特征在于，所述e)步骤之后还包括形成覆盖所述半导体衬底和所述第三栅材料层的应力层。
9.如权利要求8所述的方法，其特征在于，所述应力层为接触孔刻蚀停止应力层。
10.如权利要求9所述的方法，其特征在于，所述应力层为氧化硅层和氮化硅层的组入口 ο
【文档编号】H01L21/336GK103474352SQ201210186815
【公开日】2013年12月25日 申请日期:2012年6月7日 优先权日:2012年6月7日
【发明者】卜伟海, 康劲, 王文博 申请人:中芯国际集成电路制造(上海)有限公司