半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，位于栅极堆叠结构下方的鳍片中；其特征在于，应力层在鳍片中具有连通部分并且沟道区包围该连通部分。依照本发明的FinFET及其制造方法，利用高应力硅化合金的立体源漏在硅鳍片内部融合贯通，形成沿硅鳍片表面的围绕立体源漏贯通区的环形立体应变沟道区，全方位增大了沟道区应力，有效提高了载流子迁移率，从而有效提高了器件驱动能力。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高沟道区载流子迁移率的FinFET及其制造方法。
【背景技术】
[0002]从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种应变技术与新材料被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。
[0003]例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在6511111工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMTx1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMTx2)，采用e-SiGe技术结合单tCESL或双CESL,并采用了应力近临技术(Stress Proximity Technique, SPT),此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMTxs)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。
[0004]另外，为了提供沟道区载流子迁移率，可以采用各种非硅基材料，例如(电子)迁移率依次增高的Ge、GaAs、InP、GaSb、InAs、InSb等等。
[0005]另一方面,在当前的亚20nm技术中三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力并且适用于制造精细结构。在这些三维多栅器件中也需要增强应力从而增大载流子迁移率以提高器件性能。施加应力的通常制作方法是在衬底隔离结构(例如S0I)上以刻蚀形成的Si线为基底而选择性外延上述高迁移率材料或者应变材料构成的既用作源漏区又用作沟道区的应力鳍片，也即全局应变鳍片。另一种方法是在在衬底隔离结构(例如S0I)上以刻蚀形成的Si线为基底选择性外延Si形成Si鳍片，去除源漏区的原Si鳍片部分之后再选择性外延上述高应力材料以产生单轴应变效果。
[0006]然而，在上述现有技术中，沟道衬底全局应变材料或者高迁移率衬底材料技术相比现在主流的单轴应变技术会带来较多的技术困难:衬底材料变化引起的能级变化、态密度变化、载流子浓度变化等；材料生长缺陷影响；与CMOS器件不同应变要求的匹配问题；与主流HK/MG的兼容问题等。

【发明内容】

[0007]由上所述，本发明的目的在于克服上述技术困难，有效增大FinFET中沟道区载流子迁移率以提高器件驱动能力。
[0008]为此，本发明提供了一种半导体器件，包括:多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，位于栅极堆叠结构下方的鳍片中；其特征在于，应力层在鳍片中具有连通部分并且沟道区包围该连通部分。
[0009]其中，鳍片的材质与应力层的材质不同。
[0010]其中，鳍片的材质和/或应力层的材质为S1、SiGe、SiSn、GeSn、S1:C、S1:H、SiGe:
C及其组合。
[0011]其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。
[0012]其中，连通部分为Σ形、C形、D形及其组合。
[0013]其中，源漏区中/上还包括金属硅化物。
[0014]本发明还提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片结构；形成沿第二方向延伸的并且跨越了每个鳍片多个栅极堆叠结构；刻蚀栅极堆叠结构两侧的鳍片结构形成源漏沟槽，并且使得源漏沟槽在栅极堆叠结构下方具有连通部分，该连通部分包围了沟道区；在源漏沟槽中外延生长应力层；在应力层中形成源漏区。
[0015]其中，鳍片的材质与应力层的材质不同。
[0016]其中，鳍片的材质和/或应力层的材质为S1、SiGe、SiSn、GeSn、S1:C、S1:H、SiGe:
C及其组合。
[0017]其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。
[0018]其中，连通部分为Σ形、C形、D形及其组合。
[0019]其中，形成连通部分的步骤进一步包括:刻蚀栅极堆叠结构两侧的鳍片结构形成具有垂直侧壁的第一沟槽；刻蚀第一沟槽的侧壁形成第二沟槽，其中第二沟槽在栅极堆叠结构下方具有连通部分，该连通部分包围了沟道区。
[0020]其中，形成源漏区之后还包括在源漏区中/上形成金属硅化物。
[0021]其中，形成源漏区之后还包括:在整个器件上形成层间介质层；刻蚀去除栅极堆叠结构，形成栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层和金属材料的栅极材料层。
[0022]依照本发明的半导体器件及其制造方法，利用高应力硅化合金的立体源漏在硅鳍片内部融合贯通，形成沿硅鳍片表面的围绕立体源漏贯通区的环形立体应变沟道区，全方位增大了沟道区应力，有效提高了载流子迁移率，从而有效提高了器件驱动能力。
【专利附图】

【附图说明】
[0023]以下参照附图来详细说明本发明的技术方案，其中:
[0024]图1A以及图1B、图2A以及图2B、图3A以及图3B、图4A以及图4B、图5A以及图5B分别为依照本发明的FinFET制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的线AA’的剖视图，某图B是沿平行于沟道方向的线BB’的剖视图；以及
[0025]图6为依照本发明的FinFET器件结构的立体示意图。
【具体实施方式】
[0026]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效增大沟道区载流子迁移率以提高器件驱动能力的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0027]图6所示为依照本发明制造的FinFET的立体示意图，其中FinFET包括沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的多个栅极堆叠结构，位于栅极堆叠结构两侧的鳍片上的多个源漏区，位于栅极堆叠结构下方的鳍片中的多个沟道区，其中源漏区在鳍片中具有连通部分并且沟道区包围该连通部分。以下将先参照图1至图5来描述制造方法的各个剖视图，最后将回头进一步详细描述图6的器件结构。
[0028]特别地，以下某图A是沿图6中平行于沟道方向的线AA’ (沿第一方向)的剖视图，某图B是沿图6中垂直于沟道方向的线BB’(沿第二方向)的剖视图
[0029]参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅((Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC,碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si或SOI。光刻/刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的沟槽，在沟槽中通过PECVD、HDPCVD、RTO (快速热氧化)等工艺沉积氧化硅、氮氧化硅等材质的绝缘隔离介质层，从而构成了浅沟槽隔离(STI) 2。STI2之间的衬底I构成了鳍片衬底IA与鳍片沟道1B。优选的IA与IB为同一衬底，在STI刻蚀过程中同时形成。衬底IA可以进行掺杂以隔离沟道与衬底间的电学影响。STI2之间的间距(也即鳍片衬底IA与鳍片沟道IB的宽度)例如是2?50nm，其高度/厚度例如是5?500nm。另外一种方法，通过UHVCVD、MOCVD, MBE、ALD、常压外延等方法在鳍片衬底IA上外延生长了外延鳍片1B，其材质可以是与衬底I(IA)相同，例如均为Si，此外其材质也可以是其他高迁移率材料，例如Ge、SiGe, SiGe:C、S1:C、S1:H、SiSn、GeSn、GaAs, InP, GaSb, InAs, InSb等等。为了与CMOS以及主流的HK/MG工艺兼容，外延鳍片IB的材质优选为S1、SiGe、SiGe:C、S1:C、S1:H、SiSn、GeSn并且最佳为Si。鳍片衬底IA以及鳍片沟道(或者外延鳍片)IB可以共同构成鳍片结构。其中，虽然图1中为了方便说明仅示出了一个鳍片，但是实际上可以形成多个相互平行的鳍片，如此可以增强器件驱动能力以及栅控能力。并且类似地，以下各图中也仅示出了一个鳍片，但是不限于此。此外，形成鳍片结构的方法也可以是刻蚀衬底I形成更深的沟槽，填充一部分绝缘介质材料而留下垂直突出的鳍片结构；或者是在SOI衬底中刻蚀形成穿透埋氧层直达底Si层的沟槽，在沟槽中外延Si，然后选择性刻蚀去除沟槽区域之外的顶Si层。
[0030]参照图2A以及图2B，形成沿第二方向延伸的多个栅极堆叠结构，其中第二方向与第一方向相交并且优选地垂直(正交)，使得多个栅极堆叠结构覆盖并且包围了多个鳍片结构的一部分。首先在整个器件上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、PVD或氧化(例如快速热氧化RT0)等沉积方法形成栅极绝缘层3，然后在栅极绝缘层3上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等沉积方法形成栅极材料层4，栅极材料层4覆盖了栅极绝缘层3 (的顶面以及侧面)以及STI2(的顶面)。栅极绝缘层3与栅极材料4起初覆盖了鳍片沟道区IB (的顶面以及侧面)以及STI2 (的顶面)，之后可以通过光刻/刻蚀去除一部分，仅留下覆盖包围了鳍片沟道区IB的那一部分。去除了对应于未来沟道区之外的叠层，仅在未来沟道区(可以是相互平行的多个)对应的位置上留下沿第二方向(与第一方向相交并且优选地垂直)延伸的多个栅极堆叠结构4/3。其中，栅极堆叠结构4/3沿第一方向上两侧的鳍片结构将对应于源漏区，被栅极堆叠结构4/3包围的鳍片结构部分将构成沟道区。
[0031]其中，在前栅工艺中，栅极堆叠结构保留作为最后器件的真实栅极堆叠结构，因此栅极绝缘层3可以是氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自 Hf02、HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx, HfLaSiOx 的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为I?6且不限于整数)，或是包括选自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介质材料，或是包括Al2O3,以其上述材料的复合层；栅极材料层4可为多晶硅、多晶锗硅、或金属，其中金属可包括 Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金属单质、或这些金属的合金以及这些金属的氮化物，栅极材料4中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极材料层4与栅极绝缘层3之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAl#、MaAlxSi#，其中M为Ta、T1、Hf、Zr、Mo、W或其它元素。
[0032]在对应于稍后图5所示的后栅工艺中，栅极堆叠结构4/3作为假栅极堆叠结构，稍后将要去除以形成栅极沟槽，并且在栅极沟槽中填充高k材料的栅极绝缘层以及金属材料的栅极材料层。因此，假栅极堆叠结构中，栅极绝缘层3用作垫氧化层，其材质是氧化硅或者氮氧化硅；栅极材料层4用作假栅极层，其材质可以是多晶硅、非晶硅、微晶硅、非晶碳、多晶错、非晶错等等及其组合。
[0033]参照图3A以及图3B，刻蚀栅极堆叠结构两侧的鳍片结构形成源漏沟槽，并且使得栅极堆叠结构下方的鳍片结构也刻蚀穿通。
[0034]在本发明一个实施例中，采用干法刻蚀，例如氟基、氯基、氧基的(反应)等离子体刻蚀，在栅极堆叠结构4/3两侧的鳍片结构IB中形成第一沟槽5A。第一沟槽5A具有基本或完全垂直的侧壁，也即上部和下部宽度基本或完全相等。第一沟槽5A的深度可以等于鳍片衬底IA的高度，也即刻蚀直至露出STI2底部的衬底I，但是其深度也可以小于鳍片衬底IA的高度。虽然如图5A所示在沟道区方向(第一方向)上完全去除了对应于源漏区位置的鳍片结构1B，但是实际上可以根据器件版图需要而合理调整沟槽沿第一方向的宽度，也即可以在第一方向上两端部分留下部分的鳍片结构1B。随后，采用湿法腐蚀，例如采用TMAH(针对Si)或者强酸/强氧化剂组合(针对SiGe等化合物半导体)的腐蚀液，侧向刻蚀第一沟槽5A侧壁，形成第二沟槽5B。在湿法腐蚀时，腐蚀液更多地侧向刻蚀栅极堆叠结构下方的鳍片沟道1B，由此形成了位于第一沟槽5A(第一方向上的)侧面且位于栅极堆叠结构下方的第二沟槽5B。第一沟槽12与第二沟槽13共同构成了 Σ或倒梯形截面的源漏沟槽，其中该截面沿垂直于衬底表面并且平行于沟道区方向而选取。所谓的Σ或倒梯形截面，其意在表示沟槽的中部宽度大于上部和/或下部的宽度。优选地，选取合适的腐蚀工艺参数，使得第二沟槽5B向栅极堆叠结构下方延伸的宽度大于等于栅极堆叠结构宽度的一半，从而使得两侧的第二沟槽5B相接或相连通，隔离出了栅极堆叠结构4/3下方的一部分鳍片沟道IB以作为未来的沟道区1C。值得注意的是，虽然图3A显示了源漏沟槽5B位于沟道区IC的下方以及斜下方，也即沟道区IC悬置在栅极堆叠结构4/3下方，但是在垂直纸面也即垂直于沟道区方向上(特别是从顶视图看来，未示出)，由于源漏沟槽5A/5B宽度小于等于栅极堆叠结构4/3的宽度(由版图设计规则而定)，沟道区IC实质上在该方向上源漏沟槽范围之外的距离上仍然与鳍片沟道IB的其余部分相连而因此得到支撑。图3B中显示了环状沟道区IC包围了穿通的第二沟槽5B。
[0035]此外，在本发明的其他实施例中，第二沟槽5B的形状可以不限于图3A中所示的Σ形、(倒)梯形或者三角形，而是可以为曲线、曲面，例如为C形(第二沟槽5B朝向沟道区IC的一侧的侧面为(大于等于一半的)圆形、椭圆形、扇形等)或者D形(第二沟槽5B朝向沟道区IC的一侧的侧面为半圆形或者半椭圆形)。
[0036]在本发明其他实施例中，刻蚀形成第一沟槽5A和第二沟槽5B的方法不限于上述的先干法后湿法刻蚀，也可以是采用碳氟基刻蚀气体的各向同性干法刻蚀方法而一次性(或者两次)刻蚀形成C形或者D形的沟槽。
[0037]虽然图3A中所示第一沟槽5A为完全刻蚀去除了沟道区之外鳍片沟道IB部分所形成的开口，但是实际上也可以在图3A中第一沟槽5A两侧(沿第一方向)余下部分的鳍片沟道1B，也即仅去除部分的栅极堆叠结构4/3两侧(沿第一方向)的鳍片沟道1B。
[0038]参照图4A和图4B，在源漏沟槽中外延生长应力层。通过UHVCVD、MOCVD、ALD、MBE、常压外延等外延生长工艺，在上述源漏沟槽5A/5B中外延生长了嵌入式的应力层6。其中，对于不同的MOSFET类型，应力层6材质可以不同。例如，对于PMOS而言，应力层6可以是SiGe、SiSruGeSn等及其组合，从而向沟道区IC施加压应力，提高空穴迁移率；而对于NMOS而言，应力层6可以是S1:C、S1:H、SiGe:C等及其组合。此外，应力层6的材质只要与鳍片沟道IB的材质不同即可。其中，如图4A所示，应力层6顶部高于栅极绝缘层3并且低于栅极材料层4，这种配置仅出于示意目的，因此顶部高度差可以任意设定。
[0039]优选地，在外延形成应力层6时，可以进行原位掺杂，以依照MOSFET类型而调整应力层6的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。此外，外延生长中进行原位掺杂工艺时，可以控制掺杂剂加入的时间点，以使得应力层6靠近鳍片沟道IB底部的掺杂浓度小于靠近鳍片沟道IB顶部的掺杂浓度，例如应力层6底部不进行原位掺杂而仅施加应力，应力层6顶部原位掺杂作为源漏区6A。此外，也可以外延生长了应力层6之后再执行离子注入掺杂(注入离子与原位掺杂相同)，以形成源漏区6A，同时6区在沟道内部的区域不掺杂。
[0040]此后，参照图5A和图5B，以后栅工艺为例，继续完成器件制造。
[0041]在整个器件上形成层间介质层(ILD) 7，其材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。刻蚀去除假栅极材料层4以及垫氧化层3，在ILD7中留下栅极沟槽。在栅极沟槽中依次沉积高k材料的栅极绝缘层3’以及金属材料的栅极材料层4’。其中，栅极绝缘层3’以及栅极材料层4’的材质在参照图2描述高k材料和金属栅材料时已经详细说明，在此不再赘述。
[0042]此后，可以采用现有工艺，继续完成器件制造。例如刻蚀ILD7形成源漏接触孔(未示出)；在源漏接触孔中通过蒸发、溅射、MOCVD等工艺形成金属硅化物层8。对于包含了硅元素的应力层6(例如SiSn、SiGe、S1:C、SiGe:C、S1:H等)而言，可以直接在由与应力层6材质一致的源漏区6A上通过蒸发、溅射、MOCVD等工艺形成金属层(未示出)，例如为N1、Pt、Co、T1、Ge及其组合，随后在550?850°C下高温退火形成金属硅化物并且去除未反应的金属层，在源漏区6A上留下硅化物层8，其材质例如为CoSi2、TiSi2、NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi，以便降低源漏接触电阻。对于不含硅元素的应力层6 (例如GeSn等)而言，可以先在源漏区6A上外延一层Si (未示出)，然后采用上述类似的金属硅化物工艺，形成娃化物层8。
[0043]此后，可以进一步刻蚀形成源漏接触孔并且填充金属形成金属塞，以完成最终器件制造(图中未示出)。
[0044]最终形成的器件结构如图6所示，包括沿第一方向延伸的多个鳍片1B，沿第二方向延伸并且跨越了每个鳍片IB的多个栅极堆叠结构(4/3，或者4’ /3’)，位于栅极堆叠结构两侧的鳍片上的多个应力层6以及应力层6中的源漏区6A，位于栅极堆叠结构下方的鳍片中的多个沟道区1C，其中应力层6在鳍片中具有连通部分并且沟道区IC包围该连通部分。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
[0045]依照本发明的半导体器件及其制造方法，利用高应力硅化合金的立体源漏在硅鳍片内部融合贯通，形成沿硅鳍片表面的围绕立体源漏贯通区的环形立体应变沟道区，全方位增大了沟道区应力，有效提高了载流子迁移率，从而有效提高了器件驱动能力。
[0046]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件，包括: 多个鳍片，位于衬底上并且沿第一方向延伸； 多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片； 多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区； 多个沟道区，位于栅极堆叠结构下方的鳍片中； 其特征在于，应力层在鳍片中具有连通部分并且沟道区包围该连通部分。
2.如权利要求1的半导体器件，其中，鳍片的材质与应力层的材质不同。
3.如权利要求2的半导体器件，其中，鳍片的材质和/或应力层的材质为S1、SiGe,SiSn, GeSn, S1:C、S1:H、SiGe:C 及其组合。
4.如权利要求1的半导体器件，其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。
5.如权利要求1的半导体器件，其中，连通部分为Σ形、C形、D形及其组合。
6.如权利要求1的半导体器件，其中，源漏区中/上还包括金属硅化物。
7.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片结构； 形成沿第二方向延伸的并且跨越了每个鳍片多个栅极堆叠结构； 刻蚀栅极堆叠结构两侧的鳍片结构形成源漏沟槽，并且使得源漏沟槽在栅极堆叠结构下方具有连通部分，该连通部分包围了沟道区； 在源漏沟槽中外延生长应力层； 在应力层中形成源漏区。
8.如权利要求7的半导体器件制造方法，其中，鳍片的材质与应力层的材质不同。
9.如权利要求8的半导体器件制造方法，其中，鳍片的材质和/或应力层的材质为S1、SiGe、SiSn, GeSn, S1:C、S1:H、SiGe:C 及其组合。
10.如权利要求7的半导体器件制造方法，其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。
11.如权利要求7的半导体器件制造方法，其中，连通部分为Σ形、C形、D形及其组合。
12.如权利要求7的半导体器件制造方法，其中，形成连通部分的步骤进一步包括: 刻蚀栅极堆叠结构两侧的鳍片结构形成具有垂直侧壁的第一沟槽； 刻蚀第一沟槽的侧壁形成第二沟槽，其中第二沟槽在栅极堆叠结构下方具有连通部分，该连通部分包围了沟道区。
13.如权利要求7的半导体器件制造方法，其中，形成源漏区之后还包括在源漏区中/上形成金属硅化物。
14.如权利要求7的半导体器件制造方法，其中，形成源漏区之后还包括: 在整个器件上形成层间介质层； 刻蚀去除栅极堆叠结构，形成栅极沟槽； 在栅极沟槽中沉积高k材料的栅极绝缘层和金属材料的栅极材料层。
【文档编号】H01L21/28GK103579295SQ201210260760
【公开日】2014年2月12日 申请日期:2012年7月25日 优先权日:2012年7月25日
【发明者】殷华湘, 秦长亮, 马小龙, 徐秋霞, 陈大鹏 申请人:中国科学院微电子研究所