一种制作半导体器件的方法
【专利摘要】本发明公开了一种制作半导体器件的方法，包括下列步骤，在提供的半导体衬底上形成刻蚀停止层；在所述刻蚀停止层上形成低k介质层；在所述低k介质层上形成硬掩膜层；在所述硬掩膜层上形成金属玻璃硬掩膜层；在所述金属玻璃硬掩膜层上形成底部抗反射涂层和图案化的光刻胶；所述硬掩膜层和所述金属玻璃硬掩膜层构成金属硬掩膜层。通过金属硬掩膜对低k介质层的刻蚀，降低了对低k介质层的损伤，金属硬掩膜层较低的条宽粗糙度和较低的纵横比，有助于集成电路制造后端制程中的填充工艺，增强了器件的稳定性、可靠性，进一步提高了集成电路性能。
【专利说明】一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着半导体制造技术越来越精密，集成电路也发生着重大的变革，半导体集成电路芯片的工艺制作利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以介质层作为隔离各金属内连线的介电材料。互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在BEOL (集成电路制造后段制程)中形成互连结构，其中BEOL中关键的工艺是沉积，包括:在各种电接触之间，尤其是在FEOL (集成电路制造前段制程)各步骤过程中制造的半导体之间产生电互连网络。
[0003]随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作的影响也日益突出。对于28nm及以下技术节点的互连来说，整体(A10-A11 In One)刻蚀后对低k材料的损伤，线宽粗糙度的增加，纵横比的增加等因素影响了器件的稳定性、可靠性，进一步限制了集成电路性能的提闻。
[0004]现有技术中公开了一种通过硬掩膜刻蚀的方法，如图1A所示，在提供的半导体衬底(未示出)上形成刻蚀停止层100，在刻蚀停止层上低k介质层101，在低k介质层上形成氮化钛(TiN)晶体硬掩膜层102，在氮化钛晶体硬掩膜层102上形成底部抗反射涂层103和具有图案的光刻胶104。
[0005]如图1B中所示，刻蚀底部抗反射涂层103和硬掩膜层102，然后去除光刻胶104和底部抗反射涂层103，形成具有图案的硬掩膜层105暴露出低k介质层。如图2C所示，通过具有图案的硬掩膜层105整体刻蚀(ΑΙ0刻蚀)低k介质层101和硬掩膜层105，形成具有锥形沟槽的硬掩膜层106和沟槽结构107。
[0006]然而随着半导体器件集成度的持续增加以及与其相关的临界尺寸的持续减小，其条宽粗糙度和横纵比却维持不变或更大，尤其是在28nm及其以下工艺中，影响器件的电性能和使得后道互连工艺的难度越来越大，如Gap-fill (填充)工艺，同时在刻蚀后造成低k介质层的等离子体损伤。
[0007]因此，目前急需一种制作半导体器件的方法，以解决上述问题。
【发明内容】
[0008]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0009]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，在提供的半导体衬底上形成刻蚀停止层；在所述刻蚀停止层上形成低k介质层；在所述低k介质层上形成硬掩膜层；在所述硬掩膜层上形成金属玻璃硬掩膜层；在所述金属玻璃硬掩膜层上形成底部抗反射涂层和图案化的光刻胶；所述硬掩膜层和所述金属玻璃硬掩膜层构成金属硬掩膜层。
[0010]优选地，所述硬掩膜层材料为氮化钛、氮化铝或氮化硼。
[0011]优选地，所述金属玻璃硬掩膜层材料为AlxMh,其中M为Cr、T1、Zr、Ni或Cu。
[0012]优选地，所述金属玻璃硬掩膜层的制备方法为固化反应方法。
[0013]优选地，所述固化反应方法包括交替沉积多层Al层和M层，然后进行一退火步骤。
[0014]优选地，所述退火的温度低于所述金属玻璃硬掩膜层中玻璃变相的温度。
[0015]优选地，所述金属玻璃硬掩膜层的制备方法为共溅射。
[0016]优选地，所述金属玻璃硬掩膜层中X为0.5%?0.95%。
[0017]优选地，所述硬掩膜层和所述金属玻璃硬掩膜层的厚度均小于5nm。
[0018]优选地，所述金属玻璃硬掩膜层还包括Cr、Zr、N1、Cu、Fe、Pt、S1、P和N中一种或几种。
[0019]优选地，依次刻蚀所述金属玻璃硬掩膜层和所述硬掩膜层。
[0020]优选地，刻蚀所述硬掩膜层后，所述金属硬掩膜层顶部形成锥形沟槽结构。
[0021]优选地，所述金属硬掩膜层的锥形沟槽结构在整体刻蚀后进一步的增大。
[0022]综上所示，本发明的方法通过金属硬掩膜对低k介质层的刻蚀，降低了对低k介质层的损伤，金属硬掩膜层较低的条宽粗糙度和较低的纵横比，有助于集成电路制造后端制程中的填充工艺，增强了器件的稳定性、可靠性，进一步提高了集成电路性能。
【专利附图】
【附图说明】
[0023]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0024]图1A-C为目前常见的使用硬掩膜刻蚀的各步骤所获得的器件的剖视图；
[0025]图2A-C为根据本发明一个实施方式使用金属硬掩膜刻蚀的各步骤所获得的器件的剖视图；
[0026]图3为根据本发明一个实施方式使用金属硬掩膜刻蚀的工艺流程图。
【具体实施方式】
[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0028]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用金属硬掩膜刻蚀方法解决低k介质层损伤、线宽粗糙度的增加、纵横比的增加的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0029]为了克服传统通过硬掩膜刻蚀时造成的问题，本发明提出了采用金属硬掩膜刻蚀的方法。参照图2A至图2C，示出根据本发明一个方面的实施例的各个步骤的剖视图。[0030]如图2A所示,提供半导体衬底(未示出),包括晶体管(未示出)、二极管(未示出)和铜层(未示出)，在半导体衬底上形成刻蚀停止层200，蚀刻停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。蚀刻停止层可包括数种蚀刻停止材料中的任意一种。非限制性示例包括半导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。接着在刻蚀停止层200上沉积低k介质层201，制备的方法可选用旋涂覆盖(SOD)和化学气相沉积(PECVD)。低k介质层201包括有机硅酸盐玻璃(OSG)和其它低k材料，其介电常数为
2.8。然后在低k介质层201上形成硬掩膜层202，采用物理气相沉积(PVD)，在进行物理气相沉积工艺时，加热使腔体内的温度至250?400°C之间，进行30?80s的反应，使生成的硬掩膜层202的厚度小于5nm。硬掩膜层202材料包括碳化硅(SiC)、氮化硅(SiN)、氮化铝(A1N)、氮化钛(TiN)或氮化硼(BN)中一种或的任意几种的组合，上述材料的应力和形状都不相同。在硬掩膜层202上形成金属玻璃(非晶合金)硬掩膜层203，材料可以是AlxMh,其中M为Cr、T1、Zr、Ni或Cu，x为0.5%?0.95%，除上述材料外金属玻璃硬掩膜层203还可以包括Cr、Zr、Cu、N1、Cu、Fe、Pt、S1、P或N中一种或几种。制备的方法可选用目标靶共溅射或固化反应。例如固化反应生成金属玻璃硬掩膜的方法，包括交替沉积形成多层Al层和M层的薄膜，然后对上述薄膜退火，退火温度低于玻璃相变的温度，退火后形成金属玻璃硬掩膜。其中生成的金属玻璃硬掩膜层203的厚度小于5nm。硬掩膜层202和金属玻璃硬掩膜层203构成金属硬掩膜层(MHM) 206。最后在金属硬掩膜层206上形成底部抗反射涂层204和具有图案的光刻胶205。
[0031]如图2B所示，通过图案化的光刻胶205刻蚀底部抗反射涂层204和金属玻璃硬掩膜层203。可以采用干法刻蚀，例如等离子体刻蚀，刻蚀气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为O?150立方厘米/分钟(sccm)和50?200立方厘米/分钟(sccm),反应室内压力可为5?20毫毫米萊柱(mTorr),如300mTorro接着再刻蚀硬掩膜层202。刻蚀后，所述金属硬掩膜层206形成具有锥形沟槽结构的金属硬掩膜层207。使用灰化工艺除去光刻胶205和底部抗反射涂层204。
[0032]如图2C所示，通过图案化的金属硬掩膜层207，整体(AIO)刻蚀低k介质层201，形成沟槽结构208，同时图案化的金属硬掩膜层207的锥形沟槽结构尺寸在刻蚀后进一步增大。
[0033]参照图3，其中示出了使用金属硬掩膜刻蚀的流程图，用于简要示出整个制造工艺的流程。
[0034]在步骤301中，在半导体衬底上形成刻蚀停止层200和低k介质层201。在步骤302中，在低k介质层201上物理气相沉积硬掩膜层202，接着使用目标靶共溅射或固化反应方法在硬掩膜层202上形成金属玻璃硬掩膜层203。硬掩膜层202和金属玻璃硬掩膜层203构成了金属硬掩膜层206。在步骤303中在金属硬掩膜层206上形成底部抗反射涂层204和图案化的光刻胶205。在步骤304中，通过图案化的光刻胶205和底部抗反射涂层204，刻蚀金属硬掩膜层206，形成具有锥形沟槽结构的金属硬掩膜层207。在步骤305中，通过图案化的金属硬掩膜层207整体(AIO)刻蚀低k介质层201，形成沟槽结构208，同时金属硬掩膜层207的锥形沟槽结构尺寸在刻蚀后进一步增大。
[0035]综上所示，本发明提出了一种解决低k介质层损伤、硬掩膜层线宽粗糙度增加和纵横比增加的问题的方法。特别是半导体器件在28nm及以下技术节点的互连、集成度的持续增加以及与其相关的临界尺寸的持续减小对半导体器件稳定性和生产效率的影响。本发明使用金属硬掩膜刻蚀低k介质层的方法，增强了半导体器件的稳定性、可靠性，进一步提高了集成电路的性能。
[0036]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种制作半导体器件的方法，包括: 在半导体衬底上形成刻蚀停止层； 在所述刻蚀停止层上形成低k介质层； 在所述低k介质层上形成硬掩膜层； 在所述硬掩膜层上形成金属玻璃硬掩膜层； 在所述金属玻璃硬掩膜层上形成底部抗反射涂层和图案化的光刻胶； 所述硬掩膜层和所述金属玻璃硬掩膜层构成金属硬掩膜层。
2.如权利要求1所述的方法，其特征在于，所述硬掩膜层材料为氮化钛、氮化铝或氮化硼。
3.如权利要求1所述的方法，其特征在于，所述金属玻璃硬掩膜层材料为AlxMh,其中M 为 T1、Cr、Zr、Ni 或 Cu。
4.如权利要求3所述的方法，其特征在于，所述金属玻璃硬掩膜层的制备方法为固化反应方法。
5.如权利要求4所述的方法，其特征在于，所述固化反应方法包括交替沉积多层Al层和M层，然后进行一退火步骤。
6.如权利要求5所述的方法，其特征在于，所述退火的温度低于所述金属玻璃硬掩膜层中玻璃变相的温度。
7.如权利要求3所述的方法，其特征在于，所述金属玻璃硬掩膜层的制备方法为共溅射。
8.如权利要求3所述的方法，其特征在于，所述金属玻璃硬掩膜层中X为0.5%?0.95%。
9.如权利要求1所述的方法，其特征在于，所述硬掩膜层和所述金属玻璃硬掩膜层的厚度均小于5nm。
10.如权利要求1所述的方法，其特征在于，所述金属玻璃硬掩膜层还包括Cr、Zr、N1、Cu、Fe、Pt、S1、P或N中一种或几种。
11.如权利要求1所述的方法，其特征在于，依次刻蚀所述金属玻璃硬掩膜层和所述硬掩膜层。
12.如权利要求11所述的方法，其特征在于，刻蚀所述硬掩膜层后，所述金属硬掩膜层顶部形成锥形沟槽结构。
13.如权利要求12所述的方法，其特征在于，所述金属硬掩膜层的锥形沟槽结构在整体刻蚀后进一步的增大。
【文档编号】H01L21/768GK103794547SQ201210422429
【公开日】2014年5月14日 申请日期:2012年10月29日 优先权日:2012年10月29日
【发明者】张海洋, 王冬江 申请人:中芯国际集成电路制造(上海)有限公司