半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
【专利摘要】形成于第一半导体晶体层上的第一沟道型的第一MISFET的第一源极和第一漏极以及形成于第二半导体晶体层上的第二沟道型的第二MISFET的第二源极和第二漏极由同一种导电物质构成，该导电物质的功函数ΦM满足式1及式2的至少之一的关系，(式1)(式2)且其中，表示N型半导体晶体层的电子亲和力、及Eg2表示P型半导体晶体层的电子亲和力及禁带宽度。
【专利说明】半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法。另外，本申请是在平成22年度，由独立行政法人新能源.产业技术综合开发机构委托研究的“纳米电子半导体新材料.新结构纳米电子器件技术开发硅平台上πι-v族半导体沟道晶体管技术研究开发”，适用于产业技术能力强化法第19条的专利申请。
【背景技术】
[0002]GaAs, InGaAs等II1-V族化合物半导体具有高电子迁移率，Ge、SiGe等IV族半导体具有高空穴迁移率。因此，如果是由II1-V族化合物半导体构成N沟道型的MOSFET (Metal-0xide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)，由IV族半导体构成P沟道型的M0SFET，则能够实现具备高性能的CMOSFET (ComplementaryMetal-Oxide-Semiconductor Field Effect Transistor,互补金属氧化物半导体场效应晶体管)。非专利文献I中公开了在单个基板上形成有以II1-V族化合物半导体为沟道的N沟道型MOSFET和以Ge为沟道的P沟道型MOSFET的CMOSFET结构。
[0003]非专利文献I:S.Takagi，et al.，SSE, vol.51，pp.526-536,2007.
【发明内容】
[0004]发明要解决的问题
[0005]为了将以II1-V族化合物半导体为沟道的N沟道型MISFET(Metal-1nsulator-Semiconductor Field-Effect Transistor,金属-绝缘体-半导体场效应晶体管)(以下简称为“nMISFET”)和以IV族半导体为沟道的P沟道型MISFET(以下简称为:“pMISFET”)形成于一个基板上，就需要有将nMISFET用的II1-V族化合物半导体和pMISFET用的IV族半导体形成于同一基板上的技术。当考虑到制造LSI (Large Scale Integration,大规模集成电路)时，最好将nMISFET用的II1-V族化合物半导体晶体层和pMISFET用的IV族半导体晶体层形成于可利用现有制造装置和现有工艺的硅基板上。
[0006]另外，为了将由 nMISFET 和 pMISFET 构成的 CMISFET (ComplementaryMetal-1nsulator-Semiconductor Field-Effect Transistor)低价格且高效率地制造成LSI，最好要采用同时形成nMISFET和pMISFET的制造过程。尤其是，如果能够同时形成nMISFET的源极和漏极以及pMISFET的源极和漏极，则能够简化工艺，削减成本，并同时能够容易地应对元件的微细化。
[0007]例如，在nMISFET的源漏极形成区域及pMISFET的源漏极形成区域将作为源漏极的材料形成为薄膜，进而通过光刻等进行构图成形，从而能够同时形成mMISFET的源极和漏极以及pMISFET的源极和漏极。然而，在形成nMISFET的II1-V族化合物半导体晶体层与形成pMISFET的IV族半导体晶体层中，构成材料不同。因此，nMISFET或pMISFET的一方或双方的源漏极区域的电阻变大，或者nMISFET或pMISFET的一方或双方的源漏极区域与源漏极电极之间的接触电阻变大。因此很难减小nMISFET和pMISFET双方的源漏极区域的电阻或与源漏极电极的接触电阻。
[0008]本发明的目的是提供一种半导体器件及其制造方法，当在一个基板上形成由沟道为II1-V族化合物半导体的nMISFET和沟道为IV族半导体的pMISFET构成的CMISFET时，同时形成nMISFET和pMISFET的各个源极及各个漏极，并且减小源漏极区域的电阻或与源漏极电极的接触电阻。而且，该目的还在于提供一种适用于这种技术的半导体基板。
[0009]解决问题的方案
[0010]为了解决上述问题，在本发明的第一方式中提供一种半导体器件，包括:基底基板；第一半导体晶体层，位于基底基板的上方；第二半导体晶体层，位于第一半导体晶体层的部分区域的上方；第一 MISFET，以第一半导体晶体层中上方没有第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及第二 MISFET，以第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极；第一 MISFET为第一沟道型的MISFET，第二MISFET为与第一沟道型不同的第二沟道型的MISFET ;第一源极、第一漏极、第二源极及第二漏极由同一种导电物质构成，导电物质的功函数ΦΜ满足式I及式2的至少之一的关系，
[0011](式I) φι<ΦΜ<φ2+Εο2
[0012](式2) |Φμ~ΦιI^0.1eV，且，| (cp2+Eg2) -Φμ|在0.leV"ο
[0013]其中，φι表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，《Ρ2及Eg2表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。
[0014]还可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基底基板与第一半导体晶体层电隔离；以及第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。
[0015]还可以进一步包括:第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，基底基板与第一半导体晶体层在接合面处相接触；基底基板的位于接合面附近的区域可以含有表现出P型或η型导电类型的杂质原子；第一半导体晶体层的位于接合面附近的区域可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
[0016]基底基板可以与第一隔离层相接触，此时，基底基板的与第一隔离层相接触的区域具有导电性；对基底基板的与第一隔离层相接触的区域施加的电压可以作为背栅电压作用于第一MISFET。第一半导体晶体层可以与第二隔离层相接触，此时，第一半导体晶体层的与第二隔离层相接触的区域具有导电性；对第一半导体晶体层的与第二隔离层相接触的区域施加的电压可以作为背栅电压作用于第二 MISFET。
[0017]当第一半导体晶体层由IV族半导体晶体构成时，第一 MISFET最好为P沟道型MISFET ;当第二半导体晶体层由II1-V族化合物半导体晶体构成时，第二 MISFET最好为N沟道型MISFET。当第一半导体晶体层由II1-V族化合物半导体晶体构成，第一 MISFET最好为N沟道型MISFET ;当第二半导体晶体层由IV族半导体晶体构成时，第二 MISFET最好为P沟道型MISFET。
[0018]作为导电物质可以举出TiN、TaN、石墨烯、HfN或WN。[0019]在本发明的第二方式中提供一种用于第一方式的半导体器件的半导体基板，包括:基底基板、第一半导体晶体层和第二半导体晶体层，第一半导体晶体层位于基底基板的上方，第二半导体晶体层位于第一半导体晶体层的一部分或全部的上方。
[0020]可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基底基板与第一半导体晶体层电隔离；以及第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，作为第一隔离层可以举出由非晶质绝缘体构成的物质。或者，作为第一隔离层可以举出由具有比构成第一半导体晶体层的半导体晶体的禁带宽度更大禁带宽度的半导体晶体构成的物质。
[0021]可以进一步包括:第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，基底基板与第一半导体晶体层在接合面处相接触；基底基板的位于接合面附近的区域可以含有表现出P型或η型导电类型的杂质原子；第一半导体晶体层的位于接合面附近的区域可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
[0022]作为第二隔离层可以举出由非晶质绝缘体构成的物质。或者，作为第二隔离层可以举出由具有比构成第二半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的物质。可以具有多个第二半导体晶体层。此时，多个第二半导体晶体层的每一个最好规则地排列于与基底基板的上表面相平行的面内。
[0023]在本发明第三方式中提供一种半导体基板的制造方法，是制造第二方式的半导体基板的方式，包括:第一半导体晶体层形成步骤，在基底基板的上方形成第一半导体晶体层；以及第二半导体晶体层形成步骤，在第一半导体晶体层中的部分区域的上方形成第二半导体晶体层；第二半导体晶体层形成步骤包括:外延生长步骤，通过外延晶体生长法在半导体晶体层形成基板上形成第二半导体晶体层；第二隔离层形成步骤，在第一半导体晶体层上、第二半导体晶体层上、或第一半导体晶体层及第二半导体晶体层的双方上形成用于将第一半导体晶体层与第二半导体晶体层电隔离的第二隔离层；以及贴合步骤，将具有第一半导体晶体层的基底基板与半导体晶体层形成基板进行贴合，以使得第一半导体晶体层上的第二隔离层与第二半导体晶体层相接合，或者使得第二半导体晶体层上的第二隔离层与第一半导体晶体层相接合，或者使得第一半导体晶体层上的第二隔离层与第二半导体晶体层上的第二隔离层相接合。
[0024]第一半导体晶体层形成步骤可以包括:外延生长步骤，通过外延晶体生长法在半导体晶体层形成基板上形成第一半导体晶体层；第一隔离层形成步骤，在基底基板上、第一半导体晶体层上、或者基底基板及第一半导体晶体层的双方上形成用于将基底基板与第一半导体晶体层电隔离的第一隔离层；以及贴合步骤，将基底基板与半导体晶体层形成基板进行贴合，以使得基底基板上的第一隔离层与第一半导体晶体层相接合，或者使得第一半导体晶体层上的第一隔离层与基底基板相接合，或者使得基底基板上的第一隔离层与第一半导体晶体层上的第一隔离层相接合。
[0025]当第一半导体晶体层由SiGe构成，且第二半导体晶体层由II1-V族化合物半导体晶体构成时，可以在第一半导体晶体层形成步骤之前包括在基底基板上形成由绝缘体构成的第一隔离层的步骤；第一半导体晶体层形成步骤可以包括:在第一隔离层上形成成为第一半导体晶体层的初始材料的SiGe层的步骤；以及在氧化氛围气中加热SiGe层，通过将表面氧化来提高SiGe层中的Ge原子浓度的步骤。
[0026]当第一半导体晶体层由IV族半导体晶体构成，且第二半导体晶体层由II1-V族化合物半导体晶体构成时，可以包括:在由IV族半导体晶体构成的半导体层材料基板的表面形成由绝缘体构成的第一隔离层的步骤；经由第一隔离层将阳离子注入到半导体层材料基板的预定分离深度的步骤；将半导体层材料基板与基底基板进行贴合，以使得第一隔离层的表面与基底基板的表面相接合的步骤；加热半导体层材料基板及基底基板，使注入到预定分离深度的阳离子与构成半导体层材料基板的IV族原子发生反应，使位于预定分离深度的IV族半导体晶体变性的步骤；通过分离半导体层材料基板与基底基板，使得从IV族半导体晶体在变性的步骤中变性的变性部位开始，将位于基底基板侧的IV族半导体晶体从半导体层材料基板剥离的步骤；以及对基底基板上残留的由IV族半导体晶体构成的晶体层进行研磨的步骤。
[0027]在第一半导体晶体层形成步骤之前可以包括:通过外延生长法在基底基板上形成由具有比构成第一半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的第一隔离层的步骤。此时，作为第一半导体晶体层形成步骤可以举出通过外延生长法在第一隔离层上形成第一半导体晶体层的步骤。
[0028]作为第一半导体晶体层形成步骤可以举出通过外延生长法在基底基板上形成第一半导体晶体层的步骤。此时，基底基板可以在表面附近含有表现出P型或η型导电类型的杂质原子；在通过外延生长法形成第一半导体晶体层的步骤中，可以由表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对第一半导体晶体层进行掺杂。
[0029]在本发明第四方式中提供一种半导体基板的制造方法，是制造第二方式的半导体基板的方法，包括:第二半导体晶体层形成步骤，通过外延晶体生长法在半导体晶体层形成基板上形成第二半导体晶体层；第二隔离层形成步骤，通过外延晶体生长法在第二半导体晶体层上形成由具有比构成第二半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的第二隔离层；第一半导体晶体层形成步骤，通过外延晶体生长法在第二隔离层上形成第一半导体晶体层；第一隔离层形成步骤，在基底基板上、第一半导体晶体层上、或基底基板及第一半导体晶体层的双方上形成用于将基底基板与第一半导体晶体层电隔离的第一隔离层；以及贴合步骤，将基底基板与半导体晶体层形成基板进行贴合，以使得基底基板上的第一隔离层与第一半导体晶体层相接合，或者使得第一半导体晶体层上的第一隔离层与基底基板相接合，或者使得基底基板上的第一隔离层与第一半导体晶体层上的第一隔离层相接合。
[0030]在上述第三方式及第四方式的半导体基板的制造方法中可以进一步包括:在半导体晶体层形成基板上形成半导体晶体层之前，通过外延晶体生长法在半导体晶体层形成基板的表面形成晶体性牺牲层的步骤；以及在将基底基板与半导体晶体层形成基板进行贴合之后，通过去除晶体性牺牲层，将通过外延生长法在半导体晶体层形成基板上形成的半导体晶体层与半导体晶体层形成基板进行分离的步骤。也包括以下的任一步骤:在使第二半导体晶体层进行外延晶体生长之后将第二半导体晶体层进行规则排列构图的步骤；或者使第二半导体晶体层预先规则排列地进行选择性外延生长的步骤。
[0031]在本发明的第五方式中提供一种半导体器件的制造方法，包括:使用第三方式或第四方式的半导体基板的制造方法制造具有第一半导体晶体层及第二半导体晶体层的半导体基板的步骤；在第一半导体晶体层及第二半导体晶体层的每一个上形成功函数ΦΜ满足式I及式2的至少之一的关系的导电物质的步骤；将形成栅极电极的区域的导电物质去除的步骤；在去除了导电物质的区域形成栅极绝缘层及栅极电极的步骤；以及对导电物质进行构图并加热，在第一半导体晶体上的栅极电极的两侧形成第一源极及第一漏极，在第二半导体晶体上的栅极电极的两侧形成第二源极及第二漏极的步骤；
[0032](式I) φι<ΦΜ<φ2+Ε,,2
[0033](式2) ΙΦΜ-fil^0.leV? IL I (φ2+ε?2) -ΦΜ|≤OH
[0034]其中，φι表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，92及Eg2表示构成第一半导体晶体层及第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。
【专利附图】
【附图说明】
[0035]图1显示半导体器件100的剖面。
[0036]图2显示半导体器件100的制造过程的剖面。
[0037]图3显示半导体器件100的制造过程的剖面。
[0038]图4显示半导体器件100的制造过程的剖面。
[0039]图5显示半导体器件100的制造过程的剖面。
[0040]图6显示半导体器件100的制造过程的剖面。
[0041]图7显示半导体器件100的制造过程的剖面。
[0042]图8显示半导体器件100的制造过程的剖面。
[0043]图9显示另一半导体器件的制造过程的剖面。
[0044]图10显示另一半导体器件的制造过程的剖面。
[0045]图11显示另一半导体器件的制造过程的剖面。
[0046]图12显示再一半导体器件的制造过程的剖面。
[0047]图13显示再一半导体器件的制造过程的剖面。
[0048]图14显示半导体器件200的剖面。
[0049]图15为从上方观察nMOSFET时的SEM照片。
[0050]图16为观察nMOSFET的栅极部分的剖面时的TEM照片。
[0051]图17为显示栅极电压对源极电流特性的曲线图。
[0052]图18为显示栅极电压对源极电流特性的曲线图。
[0053]图19为显示栅极电压对源极电流特性的曲线图。
[0054]图20为显示相对于栅极长度的SS值的曲线图。
[0055]图21为显示相对于栅极长度的DIBL值的曲线图。
【具体实施方式】
[0056]图1显示半导体器件100的剖面。半导体器件100包括:基底基板102、第一半导体晶体层104、第二半导体晶体层106。本例所述半导体器件100在基底基板102与第一半导体晶体层104之间具有第一隔离层108，在第一半导体晶体层104与第二半导体晶体层106之间具有第二隔离层110。另外，从图1所示实施例能够得到如下至少两个发明，一个是以基底基板102、第一半导体晶体层104和第二半导体晶体层106为构成要件的半导体基板的发明，另一个是以基底基板102、第一隔离层108、第一半导体晶体层104、第二隔离层110和第二半导体晶体层106为构成要件的半导体基板的发明。在第一半导体晶体层104上形成有第一 MISFET120，在第二半导体晶体层106上形成有第二 MISFET130。
[0057]作为基底基板102可以举出表面为娃晶体的基板。作为表面为娃晶体的基板可以举出娃基板或SOI (Silicon on Insulator,绝缘体上娃)基板,最好为娃基板。通过使用表面为硅晶体的基板作为基底基板102，能够利用现有的制造装置和现有的制造过程，从而能够提闻研发及制造的效率。基底基板102并不限于表面为娃晶体的基板,也可以为玻璃、陶瓷、塑料等绝缘体基板，金属等导电体基板，或者碳化硅等半导体基板。
[0058]第一半导体晶体层104位于基底基板102的上方。第一半导体晶体层104由IV族半导体晶体或II1-V族化合物半导体晶体构成。第一半导体晶体层104的厚度最好为20nm以下。通过使第一半导体晶体层104的厚度为20nm以下，能够构成超薄膜体的第一MISFET120。通过将第一 MISFET120的本体制成超薄膜，能够抑制短沟道效应，并能够减少第一 MISFET120的漏电流。
[0059]第二半导体晶体层106位于第一半导体晶体层104表面的一部分的上方。即第二半导体晶体层106位于第一半导体晶体层104中的部分区域的上方，在第一半导体晶体层104的区域中上方没有第二半导体晶体层106的区域部分发挥第一 MISFET120的沟道的功能。第二半导体晶体层106由II1-V族化合物半导体晶体或IV族半导体晶体构成。第二半导体晶体层106的厚度最好为20nm以下。通过使第二半导体晶体层106的厚度为20nm以下，能够构成超薄膜体的第二 MISFET130。通过将第二 MISFET130的本体制成超薄膜，能够抑制短沟道效应，并能够减少第二 MISFET130的漏电流。
[0060]通过采用II1-V族化合物半导体晶体使电子迁移率变高，通过采用IV族半导体晶体尤其是Ge使空穴迁移率变高，因此，最好在II1-V族化合物半导体晶体层形成N沟道型MISFET,并在IV族半导体晶体层形成P沟道型MISFET。也就是说，当第一半导体晶体层104由IV族半导体晶体构成，且第二半导体晶体层106由II1-V族化合物半导体晶体构成时，最好使第一 MISFET120成为P沟道型MISFET，使第二 MISFET130成为N沟道型MISFET。
[0061]相反，当第一半导体晶体层104由II1-V族化合物半导体晶体构成，且第二半导体晶体层106由IV族半导体晶体构成时，最好使第一 MISFET120作为N沟道型MISFET，使第二 MISFET130成为P沟道型MISFET。从而能够提高第一 MISFET120和第二 MISFET130各自的性能，使由第一 MISFET120和第二 MISFET130构成的CMISFET的性能最大化。
[0062]作为IV族半导体晶体可以举出Ge晶体或SixGei_x(0 ( χ<1)晶体。当IV族半导体晶体为SixGei_x晶体时，X最好为0.10以下。作为II1-V族化合物半导体晶体可以举出InxGahAsOKx(I)晶体、InAs晶体、GaAs晶体、InP晶体。另外，作为II1-V族化合物半导体晶体可以举出与GaAs或InP晶格匹配或者准晶格匹配的II1-V族化合物半导体的混晶。而且，作为II1-V族化合物半导体晶体可以举出该混晶与Ιηχ6&1_χΑ8(0〈Χ〈1)晶体、InAs晶体、GaAs晶体或InP晶体的层叠体。另外，作为II1-V族化合物半导体晶体优选的是InxGahAs(CKxd)晶体和InAs晶体,更加优选的是InAs晶体。[0063]第一隔离层108位于基底基板102与第一半导体晶体层104之间。第一隔离层108将基底基板102与第一半导体晶体层104电隔离。
[0064]第一隔离层108可以由非晶质绝缘体构成。当第一半导体晶体层104和第一隔离层108是由贴合法、氧化浓缩法或智能切割法形成时，第一隔离层108由非晶质绝缘体构成。作为由非晶质绝缘体构成的第一隔离层108可以举出由A1203、AIN、Ta2O5, ZrO2, HfO2,La203、Si0x (如SiO2)、SiNx (如Si3N4)及SiOxNy中的至少一种构成的层或者是从其中选出的至少两层的叠层。
[0065]第一隔离层108可以由具有比构成第一半导体晶体层104的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。这种半导体晶体可以通过外延晶体生长法而形成。当第一半导体晶体层104为InGaAs晶体层或GaAs晶体层时，作为构成第一隔离层108的半导体晶体可以举出:AlGaAs晶体、AlInGaP晶体、AlGaInAs晶体、InP晶体。当第一半导体晶体层104为Ge晶体层时，作为构成第一隔离层108的半导体晶体可以举出=SiGe晶体、Si晶体、SiC晶体或C晶体。
[0066]第二隔离层110设置于第一半导体晶体层104与第二半导体晶体层106之间。第二隔离层110将第一半导体晶体层104与第二半导体晶体层106进行电隔离。
[0067]第二隔离层110也可以由非晶质绝缘体构成。当第二半导体晶体层106及第二隔离层110是通过贴合法而形成时，第二隔离层110为非晶质绝缘体。作为由非晶质绝缘体构成的第二隔离层 110 可以举出:由 Al203、AlN、Ta205、Zr02、Hf02、La203、Si0x (例如=SiO2),SiNx(例如=Si3N4)及SiOxNy中的至少之一构成的层，或者是从中选出的至少两个层的叠层。
[0068]第二隔离层110可以由具有比构成第二半导体晶体层106的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。这种半导体晶体可以通过外延晶体生长法而形成。当第二半导体晶体层106为InGaAs晶体层或GaAs晶体层时，作为该半导体晶体可以举出:AlGaAs晶体、AlInGaP晶体、AlGaInAs晶体、InP晶体。当第二半导体晶体层106为Ge晶体层时，作为该半导体晶体可以举出:SiGe晶体、Si晶体、SiC晶体或C晶体。
[0069]第一 MISFET120形成于第一半导体晶体层104中上方没有第二半导体晶体层106的区域上，包括第一栅极122、第一源极124及第一漏极126。在第一栅极122上形成有第一栅极金属123，在第一源极124及第一漏极126的每一个上分别形成有第一源极电极125和第一漏极电极127。作为构成第一栅极金属123、第一源极电极125及第一漏极电极127的物质可以举出T1、Ta、W、Al、Cu、Au或他们的层叠体。
[0070]第一源极124及第一漏极126由形成于第一半导体晶体层104上的导电物质构成，成为凸起的源漏极。作为导电物质可以举出TiN、TaN、石墨烯、HfN或WN。在第一源极124与第一漏极126之间形成有第一栅极122。第一栅极122借助于绝缘层114与第一源极124、第一漏极126及第一半导体晶体层104相绝缘。作为构成第一栅极122的物质可以举出TiN、TaN、石墨烯、HfN或WN。作为绝缘层114可以举出:由A1203、AIN、Ta205、Zr02、Hf02、La203、Si0x (例如:Si02)、SiNx (例如=Si3N4)及SiOxNy中的至少之一构成的层，或者是从中选出的至少两个层的叠层。
[0071]位于第一源极124与第一漏极126之间的、由第一栅极122隔着绝缘层114而面对的第一半导体晶体层104的一部分104a发挥第一 MISFET120的沟道的功能。被作为该沟道区域的第一半导体晶体层104的一部分104a与第一栅极122所夹设的区域上形成有绝缘层114的一部分114a。该一部分114a可以发挥栅极绝缘层的功能。
[0072]第二 MISFET130形成于第二半导体晶体层106上，包括第二栅极132、第二源极134及第二漏极136。在第二栅极132上形成有第二栅极金属133，在第二源极134及第二漏极136的每一个上分别形成有第二源极电极135、第二漏极电极137。作为构成第二栅极金属133、第二源极电极135及第二漏极电极137的物质可以举出T1、Ta、W、Al、Cu、Au及他们的层叠体 。
[0073]第二源极134及第二漏极136由形成于第二半导体晶体层106上的导电物质构成，成为凸起的源漏极。作为导电物质可以举出TiN、TaN、石墨烯、HfN或WN。在第二源极134及第二漏极136之间形成有第二栅极132。第二栅极132借助于与第一 MISFET120相同的绝缘层114与第二源极134、第二漏极136及第二半导体晶体层106相绝缘。作为构成第二栅极132的物质可以举出TiN、TaN、石墨烯、HfN或WN。
[0074]位于第二源极134与第二漏极136之间的、由第二栅极132隔着绝缘层114所面对的第二半导体晶体层106的一部分106a发挥第二 MISFET130的沟道的功能。被作为该沟道区域的第二半导体晶体层106的一部分106a与第二栅极132所夹设的区域上形成有绝缘层114的一部分114a。该一部分114a可以发挥栅极绝缘层的功能。
[0075]第一源极124、第一漏极126、第二源极134及第二漏极136由同一种导电物质构成，导电物质的功函数ΦΜ满足式I或式2的关系。
[0076](式I)
[0077](式2) |ΦΜ-φ1Ι≤0.1β￥? IL | ((^+Eg2) -ΦΜ|≤0.leV
[0078]其中，Φ?表示构成第一半导体晶体层104及第二半导体晶体层106中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力。戰及Eg2表示构成第一半导体晶体层104及第二半导体晶体层106中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。另外，导电物质的功函数ΦΜ也可以满足式I及式2这两者的关系。
[0079]如上所述，第一 MISFET120的源漏极(第一源极124及第一漏极126)以及第二MISFET130的源漏极(第二源极134及第二漏极136)由同一种导电物质构成。这就意味着可以使用同一材料膜制造该部位，从而能够简化制造工艺。另外,在第一 MISFET120及第二 MISFET130中，栅极宽度易于通过源漏极间的空间(刻蚀沟间隔)加以控制。从而易于实现微细化。另外，通过使构成第一源极124、第一漏极126、第二源极134及第二漏极136的导电物质的功函数满足上述式I或式2的关系，便能够降低各源漏极区域与半导体晶体层的接触电阻。例如，当导电物质的功函数ΦΜ满足式I的关系时，ΦΜ与物的差值以及ΦΜ与92_+Eg2的差值即便最大也小于fI与Φ2-+Eg2的差值。因此能够降低各个源漏极区域与半导体晶体层的接触电阻。另外，当导电物质的功函数ΦΜ满足式2的关系时，能够将ΦΜ与fl的差值以及ΦΜ与f2+Eg2的差值抑制到0.1eV以下。从而能够降低各个源漏极区域与半导体晶体层的接触电阻。据此能够简化制造CMISFET的制造工艺，易于实现微细化，同时还能够提高各个FET的性能。
[0080]图2~图8显示半导体器件100的制造过程中的剖面。首先，准备基底基板102和半导体晶体层形成基板140，通过外延晶体生长法在半导体晶体层形成基板140上形成第一半导体晶体层104。然后在第一半导体晶体层104上形成第一隔离层108。第一隔离层108例如通过采用ALD (Atomic Layer Deposition,原子层沉积)法、热氧化法、蒸镀法、CVD(Chemical Vapor Deposition,化学汽相沉积)法、派射法等薄膜形成法而形成。
[0081]当第一半导体晶体层104是由II1-V族化合物半导体晶体构成时，作为半导体晶体层形成基板140可以选择InP基板或GaAs基板。当第一半导体晶体层104由IV族半导体晶体构成时，作为半导体晶体层形成基板140可以选择Ge基板、Si基板、SiC基板或GaAs基板。
[0082]对于第一半导体晶体层104的外延晶体生长可以采用M0CVD(Metal OrganicChemical Vapor Deposition,金属有机化学汽相沉积)法。当采用MOCVD法形成II1-V族化合物半导体晶体层时，可以使用TMIn (三甲基铟)作为In源极，使用TMGa (三甲基镓)作为Ga源极，使用AsH3(砷烷)作为As源极，使用PH3(膦烷)作为P源极。可以使用氢气作为载流气体。反应温度可以在300°C?900°C的范围内、较佳为450?750°C的范围内进行适当地选择。当采用CVD法形成IV族半导体晶体层时，可以使用GeH4(锗烷)作为Ge源极，使用SiH4(硅烷)或Si2H6(乙硅烷)作为Si源极，或者也可以利用将他们中的多个氢气原子的一部分置换成氯原子或烃基而形成的化合物。可以使用氢气作为载流气体。反应温度可以在300°C?900°C的范围内、较佳为450?750°C的范围进行适当选择。通过适当选择源气体供给量和反应时间能够控制外延生长层的厚度。
[0083]如图2所示，通过氩气束150将第一隔离层108的表面及基底基板102的表面激活。此后，如图3所示，将由氩气束150激活后的第一隔离层108的表面与基底基板102的表面相贴合从而接合在一起。贴合操作能够在室温下进行。另外，激活操作时，氩气束150并不是必需的，也可以采用其他稀有气体等气束。然后将半导体晶体层形成基板140刻蚀去除。从而在基底基板102上形成第一隔离层108及第一半导体晶体层104。另外，在形成第一半导体晶体层104与形成第一隔离层108之间，还可以实施用硫原子将第一半导体晶体层104的表面终止的硫终止处理。
[0084]在图2及图3所示例子中，对仅在第一半导体晶体层104上形成有第一隔离层108，并将第一隔离层108的表面与基底基板102的表面进行贴合的例子进行了说明，但在基底基板102上也可以形成第一隔离层108，并将第一半导体晶体层104上的第一隔离层108的表面与基底基板102上的第一隔离层108的表面进行贴合。此时，最好对第一隔离层108的贴合面进行亲水化处理。进行亲水化处理时，最好是将第一隔离层108彼此之间进行加热并进行贴合。或者，也可以仅在基底基板102上形成第一隔离层108，并将第一半导体晶体层104的表面与基底基板102上的第一隔离层108的表面进行贴合。
[0085]在图2及图3所示例子中，说明了将第一隔离层108及第一半导体晶体层104贴合于基底基板102上之后将第一隔离层108及第一半导体晶体层104从半导体晶体层形成基板140分离的例子，但也可以先将第一隔离层108及第一半导体晶体层104从半导体晶体层形成基板140分离之后再将第一隔离层108及第一半导体晶体层104贴合于基底基板102上。此时，在将第一隔离层108及第一半导体晶体层104从半导体晶体层形成基板140分离后，到贴合于基底基板102上之前的这段时间内，最好将第一隔离层108及第一半导体晶体层104保持于适合的转录用基板上。
[0086]然后，准备半导体晶体层形成基板160，并通过外延晶体生长法在半导体晶体层形成基板160上形成第二半导体晶体层106。并在基底基板102上的第一半导体晶体层104上形成第二隔离层110。第二隔离层110通过采用例如ALD法、热氧化法、蒸镀法、CVD法、溅射法等薄膜形成法而形成。另外，在形成第二隔离层110之前，可以实施用硫原子将第一半导体晶体层104的表面终止的硫终止处理。
[0087]当第二半导体晶体层106由II1-V族化合物半导体晶体构成时，作为半导体晶体层形成基板160可以选择InP基板或GaAs基板。当第二半导体晶体层106由IV族半导体晶体构成时，作为半导体晶体层形成基板160可以选择:Ge基板、Si基板、SiC基板或GaAs基板。
[0088]在第二半导体晶体层106的外延晶体生长过程中可以使用MOCVD法。MOCVD法所使用的气体、反应温度的条件等与第一半导体晶体层104的情形相同。
[0089]如图4所示，通过氩气束150将第二半导体晶体层106的表面和第二隔离层110的表面激活。此后，如图5所示，将第二半导体晶体层106的表面贴合于第二隔离层110的表面的一部分上从而实现接合。贴合操作能够在室温中进行。激活操作中，氩气束150并非是必需的，也可以为其他稀有气体等气束。此后，用HCl溶液等将半导体晶体层形成基板160刻蚀去除。从而在基底基板102上的第一半导体晶体层104上形成第二隔离层110，并在第二隔离层110表面的一部分上形成第二半导体晶体层106。另外，在将第二隔离层110与第一半导体晶体层104进行贴合之前，可以实施用硫原子将第二半导体晶体层106的表面终止的硫终止处理。
[0090]图4所示的例子说明了仅在第一半导体晶体层104上形成第二隔离层110，并将第二隔离层110的表面与第二半导体晶体层106的表面进行贴合的例子，但也可以在第二半导体晶体层106上形成第二隔离层110，并将第一半导体晶体层104上的第二隔离层110的表面与第二半导体晶体层106上的第二隔离层110的表面进行贴合。此时，最好对第二隔离层110的贴合面进行亲水化处理。在进行完亲水化处理时，最好对第二隔离层110之间进行加热并贴合。或者，也可以仅在第二半导体晶体层106上形成第二隔离层110，并将第一半导体晶体层104的表面与第二半导体晶体层106上的第二隔离层110的表面进行贴
八
口 ο
[0091]在图4所示例子中说明了在将第二半导体晶体层106贴合于基底基板102上的第二隔离层110上之后将第二半导体晶体层106从半导体晶体层形成基板160分离的例子，但也可以先将第二半导体晶体层106从半导体晶体层形成基板160分离后再将第二半导体晶体层106贴合于第二隔离层110上。此时，在将第二半导体晶体层106从半导体晶体层形成基板160分离后，到贴合于第二隔离层110上之前的这段时间内，最好将第二半导体晶体层106保持于适合的转录用基板上。
[0092]然后，如图6所示，在第一半导体晶体层104及第二半导体晶体层106上形成导电物质层112。导电物质层112此后将成为第一源极124、第一漏极126、第二源极134及第二漏极136。导电物质层112例如由蒸镀法、CVD法、溅射法等薄膜形成法而形成。另外，在图6中，通过第二隔离层110及第二半导体晶体层106的厚度使第一 MISFET120及第二MISFET130的区域中的导电物质层112相分离。在其他例子中，也可以通过对导电物质层112的一部分进行刻蚀等方法，使导电物质层112在第一 MISFET120及第二 MISFET130的区域中分离。[0093]如图7所示，通过刻蚀除去形成第一栅极122及第二栅极132的区域的导电物质层112从而形成开口。此后在导电物质层112及开口内部形成绝缘层114。绝缘层114例如通过ALD法、热氧化法、蒸镀法、CVD法、溅射法等薄膜形成法形成。
[0094]如图8所示，在绝缘层114上形成导电性薄膜，除去除构成第一栅极122及第二栅极132的区域以外的导电性薄膜，从而形成第一栅极122及第二栅极132。另外，由第一栅极122或第二栅极132分离的导电物质层112成为第一源极124、第一漏极126、第二源极134及第二漏极136。在绝缘层114上形成开口，使得成为第一源极124、第一漏极126、第二源极134及第二漏极136的导电物质层112露出，通过导电性的薄膜形成以及构图来形成第一栅极金属123、第一源极电极125和第一漏极电极127、以及第二栅极金属133、第二源极电极135和第二漏极电极137，从而能够制成图1所示的半导体器件100。另外，作为导电性薄膜，当形成了金属膜时，优选进行后段金属退火处理。后段金属退火处理优选采用RTA (rapid thermal annealing,快速热退火)法实施。
[0095]通过以上说明的半导体器件100及其制造方法，由于第一源极124、第一漏极126、第二源极134及第二漏极136均在同一过程中同时形成，因此能够简化制造工序。从而能够降低制造成本，易于实现微细化。另外，构成第一源极124、第一漏极126、第二源极134及第二漏极136的导电物质的功函数满足式I或式2所示关系。因此，第一源极124及第一漏极126与第一半导体晶体层104之间的接触成为欧姆接触，第二源极134及第二漏极136与第二半导体晶体层106之间的接触成为欧姆接触。从而能够增大第一 MISFET120及第二MISFET130各自的导通电流。另外，由于各个源漏极间的电阻变小，因此不必减小各个MISFET的沟道电阻，从而能够减少沟道层的掺杂杂质原子的浓度。因此能够提高沟道层中的载流子迁移率。
[0096]在上述半导体器件100中，由于基底基板102与第一隔离层108相接触，因此只要基底基板102与第一隔离层108相接触的区域具有导电性，便能够向基底基板102与第一隔离层108相接触的区域施加电压，并将该电压作为背栅电压作用于第一 MISFET120。另夕卜，在上述半导体器件100中，由于第一半导体晶体层104与第二隔离层110相接触，因此只要第一半导体晶体层104与第二隔离层110相接触的区域具有导电性，便能够向第一半导体晶体层104与第二隔离层110相接触的区域施加电压，并将该电压作为背栅电压作用于第二 MISFET130。通过这些背栅电压的作用能够加大第一 MISFET120及第二 MISFET130的导通电流，并减小截止电流。
[0097]在上述半导体器件100中可以具有多个第二半导体晶体层106，并且多个第二半导体晶体层106的每一个均规则地排列于与基底基板102的上表面相平行的面内。“规则”是指例如同一排列图案重复出现的情形。另外，半导体器件100可以具有多个第一半导体晶体层104,多个第一半导体晶体层104的每一个可以规则地排列于与基底基板102的上表面相平行的面内。此时，在每个第一半导体晶体层104上可以具有一个或多个第二半导体晶体层106，各个第二半导体晶体层106可以规则地排列于与第一半导体晶体层104的上表面相平行的面内。如此，通过将第一半导体晶体层104或第二半导体晶体层106进行规则排列，能够提高用于半导体器件100的半导体基板的生产率。第二半导体晶体层106或第一半导体晶体层104的规则排列能够通过如下的任一方法或任意多个方法的组合方法实施:使第二半导体晶体层106或第一半导体晶体层104进行外延生长后将第二半导体晶体层106或第一半导体晶体层104规则排列构图的方法、使第二半导体晶体层106或第一半导体晶体层104预先规则排列地选择性外延生长的方法、或者使第二半导体晶体层106或第一半导体晶体层104中的任一方或双方在半导体晶体层形成基板160上外延生长后从半导体晶体层形成基板160分离并在整形为设定形状后通过规则排列贴合于基底基板102上的方法。
[0098]针对于在上述半导体器件100中，将第一半导体晶体层104及第一隔离层108形成于半导体晶体层形成基板140上，在将第一隔离层108与基底基板102贴合后去除半导体晶体层形成基板140从而在基底基板102上形成第一半导体晶体层104及第一隔离层108的情形进行了说明。然而，当第一半导体晶体层104由SiGe构成，且第二半导体晶体层106由II1-V族化合物半导体晶体构成时，第一半导体晶体层104及第一隔离层108能够通过氧化浓缩法形成。即在形成第一半导体晶体层104之前，在基底基板102上形成由绝缘体构成的第一隔离层108，在第一隔离层108上形成成为第一半导体晶体层104的初始材料的SiGe层。在氧化氛围气中加热SiGe层，使表面进行氧化。通过使SiGe层进行氧化，能够提高SiGe层中的Ge原子的浓度，从而得到高Ge浓度的第一半导体晶体层104。
[0099]或者，当第一半导体晶体层104由IV族半导体晶体构成，且第二半导体晶体层106由II1-V族化合物半导体晶体构成时，第一半导体晶体层104及第一隔离层108能够通过智能切割法形成。即，在由IV族半导体晶体构成的半导体层材料基板的表面上形成由绝缘体构成的第一隔离层108，经由第一隔离层108将阳离子注入到半导体层材料基板的预定分离深度。将半导体层材料基板与基底基板102相贴合，并对半导体层材料基板及基底基板102进行加热，使得第一隔离层108的表面与基底基板102的表面相接合。通过这种加热，注入到预定分离深度的阳离子与构成半导体层材料基板的IV族原子发生反应，使位于预定分离深度的IV族半导体晶体变性。当在此状态下将半导体层材料基板与基底基板102分离时，从IV族半导体晶体的变性部位开始，将位于基底基板102侧的IV族半导体晶体从半导体层材料基板剥离。如果对附着在该基底基板102侧的半导体层材料进行适当地研磨，便能够将研磨后的半导体晶体层作为第一半导体晶体层104。
[0100]在上述半导体器件100中，如果将第一隔离层108作为具有比构成第一半导体晶体层104的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体，则能够通过外延生长法在基底基板102上形成第一隔离层108，并通过外延生长法在第一隔离层108上形成第一半导体晶体层104。由于能够通过外延生长法连续形成第一隔离层108及第一半导体晶体层104，因此使制造工序变得简化。
[0101]在上述半导体器件100中，如果将第二隔离层110作为具有比构成第二半导体晶体层106的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体，则能够通过外延生长法连续生成第二半导体晶体层106、第二隔离层110及第一半导体晶体层104。S卩，如图9所示，通过外延晶体生长法在半导体晶体层形成基板180上形成第二半导体晶体层106，并通过外延晶体生长法在第二半导体晶体层106上形成第二隔离层110，以及通过外延晶体生长法在第二隔离层110上形成第一半导体晶体层104。能够连续地实施这些外延生长。在第一半导体晶体层104上形成第一隔离层108，通过氩气束150将第一隔离层108的表面和基底基板102的表面激活。此后，如图10所述，将第一隔离层108的表面与基底基板102的表面相贴合，用HCl溶液等将半导体晶体层形成基板180刻蚀去除。进一步地，如图11所示，使用掩模185刻蚀第二半导体晶体层106的一部分，从而能够得到与图5相同的半导体基板。通过该方法，由于能够通过外延生长法连续形成第二半导体晶体层106、第二隔离层110及第一半导体晶体层104，因此使制造工序变得简化。
[0102]另外，在图9及图10所说明的贴合工序中，与图2及图3的情形相同，可以在基底基板102上及第一半导体晶体层104上的任一方或双方形成第一隔离层108。另外，也可以在将第一隔离层108、第一半导体晶体层104、第二隔离层110及第二半导体晶体层106转录到适当的转录用基板上之后贴合于基底基板102上。进一步地，当第二隔离层110为外延生长晶体时，可以在将第一半导体晶体层104、第二隔离层110及第二半导体晶体层106贴合于基底基板102上之后将第二隔离层110氧化以转换为非晶质绝缘体层。例如，当第二隔离层110为AlAs或AlInP时，通过选择性氧化技术能够使第二隔离层110成为绝缘性氧化物。
[0103]在上述半导体器件100的制造方法中的贴合工序中针对刻蚀去除半导体晶体层形成基板的例子进行了说明，但如图12所示，也可以使用晶体性牺牲层190去除半导体晶体层形成基板。即，在半导体晶体层形成基板140上形成第一半导体晶体层104之前，通过外延晶体生长法在半导体晶体层形成基板140的表面上形成晶体性牺牲层190。此后，通过外延生长法在晶体性牺牲层190的表面上形成第一半导体晶体层104及第一隔离层108，并通过氩气束150将第一隔离层108的表面和基底基板102的表面激活。此后将第一隔离层108的表面与基底基板102的表面贴合，如图13所示，去除晶体性牺牲层190。从而将半导体晶体层形成基板140上的第一半导体晶体层104和第一隔离层108从半导体晶体层形成基板140分离。通过该方法使半导体晶体层形成基板的再利用成为可能，从而能够降低制造成本。
[0104]图14显示半导体器件200的剖面。半导体器件200不具有半导体器件100中的第一隔离层108，而是被设置为由第一半导体晶体层104与基底基板102相接触。另外，由于除了不含第一隔离层108以外具有与半导体器件100相同的结构，因此省略了共用的部件等的说明。
[0105]S卩，在半导体器件200中，基底基板102与第一半导体晶体层104在接合面103相接触，基底基板102在接合面103附近含有表现出P型或η型导电类型的杂质原子，第一半导体晶体层104在接合面103附近含有表现出与基底基板102含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。也就是说，半导体器件200在接合面103附近具有Pn结。即使是不含第一隔离层108的结构，通过形成于接合面103附近的ρη结，也能够将基底基板102与第一半导体晶体层104电隔离，从而将形成于第一半导体晶体层104上的第一 MISFET120与基底基板102电隔离。
[0106]这种由ρη结带来的隔离也能够适用于第一半导体晶体层104与第二半导体晶体层106之间。即，在不含第二隔离层110的、第一半导体晶体层104与第二半导体晶体层106在接合面处相接触的结构中，第一半导体晶体层104在该接合面附近含有表现出P型或η型导电类型的杂质原子，第二半导体晶体层106在该接合面附近含有表现出与第一半导体晶体层104含有的杂质原子所表现的导电类型不同的导电类型的杂质原子。从而能够将第一半导体晶体层104与第二半导体晶体层106电隔离，并能够将形成于第一半导体晶体层104上的第一 MISFET120与形成于第二半导体晶体层106上的第二 MISFET130电隔离。[0107]另外，半导体器件200能够使通过外延生长法在基底基板102上形成第一半导体晶体层104并在第一半导体晶体层104上形成第二隔离层110的工序之后的工序作为与半导体器件100时相同的工序进行制造。只是ρη结的形成是通过在基底基板102的表面附近含有表现出P型或η型导电类型的杂质原子并通过外延生长法形成第一半导体晶体层104的步骤中，以表现出与基底基板102所含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对第一半导体晶体层104进行掺杂而实施的。
[0108]在将第一半导体晶体层104直接形成于基底基板102上的结构中，当元件隔离的必要性较低时，作为隔离结构的ρη结也不是必需的。也就是说，半导体器件200中的基底基板102在接合面103附近不含有表现出P型或η型导电类型的杂质原子，且第一半导体晶体层104在接合面103附近也不含有表示出P型或η型导电类型的杂质原子的结构也是可行的。
[0109]当在基底基板102上直接形成第一半导体晶体层104时，在进行外延生长后或者进行外延生长的过程中可以施加退火处理。通过退火处理降低第一半导体晶体层104中的错位。另外，外延生长法可以为在基底基板102的整个表面上同样地生长第一半导体晶体层104的方法，或者由SiO2等生长抑制层将基底基板102的表面进行精细分割以进行选择性生长的方法中的任一外延生长法。
[0110](实施例)
[0111]在以下的实施例中所使用的半导体基板在基底基板表面的一部分的上方具有Ge晶体层，在基底基板表面中上方没有Ge晶体层的其他部分的上方具有InGaAs晶体层。也就是说，该实施例与在基底基板102上具有第一半导体晶体层104并在第一半导体晶体层104上具有第二半导体晶体层106的本发明所述半导体基板的结构不同。然而，从简化多个源漏极的制造工艺，易于实现栅极的微细化，并同时提高各个FET性能的观点来看，以下实施例的结构也能够得到与图1所说明的半导体器件100的结构相同的结果。例如，当本发明中的第一半导体晶体层104及第二半导体晶体层106中的每一个均为Ge晶体层及InGaAs晶体层时，在上述观点中能够推断出得到与下述实施例相同的结果。因此，作为本发明所期待效果的一例，对以下实施例进行说明。
[0112]在基底基板表面的一部分上形成Ge晶体层，在基底基板表面的其他部分上，即基底基板中未形成Ge晶体层的区域上形成InGaAs晶体层。在InGaAs晶体层及Ge晶体层上沉积30nm厚的TaN层,对TaN层进行构图。通过该构图,在InGaAs晶体层及Ge晶体层的各个层上形成源极及漏极。按照A1203、TaN的顺序沉积Al2O3 / TaN层叠膜以填埋源漏极之间的沟，对该沉积层进行构图以形成栅极绝缘膜及栅极。另外，形成源漏极之间的沟宽即栅极长度为50nm、75nm、100nm及100 μ m这四种类型的器件。采用如上所述的同时形成源漏极的工艺，在InGaAs晶体层上形成nMOSFET并在Ge晶体层上形成pMOSFET。图15是从上方观察nMOSFET时的SEM照片。形成栅极电极以覆盖由Lg表示的间隙(源漏极之间的沟)。图16为观察nMOSFET的栅极部分的剖面时的TEM照片。能够确认出即使当栅极长度Lg为50nm时，源漏极之间的沟也得到了切实的填埋。
[0113]由如上所形成的TaN的源极和漏极的功函数为约4.6eV。另一方面，InGaAs的电子亲和力为4.5eV,Ge的电子亲和力为4.0eV.Ge的能带间隙为0.67eV。因此，源极和漏极的功函数ΦΜ中，作为nMOSFET材料的InGaAs的电子亲和力fI和作为pMOSFET材料的Ge的电子亲和力与能带间隙之和的φ2+EgJiSfI <ΦΜ<% +Eg2的关系。另外，源极和漏极的功函数ΦΜ与InGaAs的电子亲和力Cpl之差|ΦΜ.φ? I为0.1eV以下，源极和漏极的功函数ΦΜ与Ge的电子亲和力及能带间隙之和Cfe+Eg2的差丨(<p2+Eg2) -ΦΜ|也为0.1eV以下。因此，TaN与η型传导时的InGaAs之间的势垒较小，TaN与ρ型传导时的Ge之间的势垒也很小。即，将InGaAs晶体层上的nMOSFET及Ge晶体层上的pMOSFET的源漏极作为共用电极材料，通过采用TaN能够降低源极和漏极的接触电阻。
[0114]图17及图18是显示实施例1所述器件中包含的pMOSFET及nMOSFET中的栅极电压对源极电流特性的曲线图，图17显示了栅极长度Lg为100 μ m的情形，图18显示了栅极长度Lg为IOOnm的情形。另外，在各个图中显示了漏极电压Vd为IV时及50mV时的两种数据。当Lg为IOOym时，对Ge晶体层上的pMOSFET处的4位通断比以及InGaAs晶体层上的nMOSFE处的6位通断比进行观测。
[0115]图19为显示栅极电压对源极电流特性的曲线图，显示了针对InGaAs晶体层上的nMOSFE，在图18所示情形的基础上进一步减小栅极长度Lg时的数据。由于短沟道效应而使截止电流上升，亚阈值特性(SS值)也恶化，但当栅极长度为50nm时，还是对开关特性进行了观测。 [0116]图20是显示SS值相对于栅极长度的曲线图，图21是显示DIBL(drain-1nducedbarrier lowering,漏极感应势鱼降低)值相对于栅极长度的曲线图。栅极长为IOOnm时得到了 SS=200mV / dec、DIBL=150mV / V 这样的理想值。
[0117]应当注意的是，权利要求书、说明书及附图中所示的装置、系统、程序以及方法中的动作、顺序、步骤及阶段等各个处理的执行顺序，只要没有特别明示“更早”、“早于”等，或者只要前面处理的输出并不用在后面的处理中，则可以以任意顺序实现。关于权利要求书、说明书及附图中的动作流程，为方便起见而使用“首先”、“然后”等进行了说明，但并不意味着必须按照这样的顺序实施。另外，第一层位于第二层的“上方”包含了第一层与第二层的上表面相接触的情形，以及在第一层的下表面与第二层的上表面之间隔着其他层的情形。另外，“上”、“下”等指示方向的语句表示半导体基板及半导体器件中的相对方向，而不是指相对于地面等外部基准面的绝对方向。
[0118]符号说明
[0119]100半导体器件、102基底基板、103接合面、104第一半导体晶体层、104a第一半导体晶体层的一部分、106第二半导体晶体层、106a第二半导体晶体层的一部分、108第一隔离层、110第二隔离层、112导电物质层、114绝缘层，114a绝缘层的一部分、120第一MISFET、122第一栅极、123第一栅极金属、124第一源极、125第一源极电极、126第一漏极、127第一漏极电极、130第二 MISFET、132第二栅极、133第二栅极电极、134第二源极、135第二源极电极、136第二漏极、137第二漏极电极、140半导体晶体层形成基板、150氩气束、160半导体晶体层形成基板、180半导体晶体层形成基板、185掩模、190晶体性牺牲层、200半导体器件。
【权利要求】
1.一种半导体器件，包括: 基底基板; 第一半导体晶体层，位于所述基底基板的上方； 第二半导体晶体层，位于所述第一半导体晶体层的部分区域的上方； 第一 MISFET，以所述第一半导体晶体层中上方没有所述第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及 第二 MISFET，以所述第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极； 所述第一 MISFET为第一沟道型的MISFET，所述第二 MISFET为与所述第一沟道型不同的第二沟道型的MISFET ； 所述第一源极、所述第一漏极、所述第二源极及所述第二漏极由同一种导电物质构成，所述导电物质的功函数ΦΜ满足式I及式2的至少之一的关系， 式 I:φ?<ΦΜ<φ2+Ε§2 式 2:1(1?,!≤0.leV, H.，I (f2+Eg2) -ΦΜ|≤0.1ε￥ 其中，Φι表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，f2及Eg2表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。
2.根据权利要求1所述的半导体器件，其中还包括: 第一隔离层，位于所述基底基板与所述第一半导体晶体层之间，用于将所述基底基板与所述第一半导体晶体层电隔离；以及 第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离。
3.根据权利要求1所述的半导体器件，其中还包括:第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离； 所述基底基板与所述第一半导体晶体层在接合面处相接触； 所述基底基板的位于所述接合面附近的区域含有表现出P型或η型导电类型的杂质原子; 所述第一半导体晶体层的位于所述接合面附近的区域含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
4.根据权利要求2所述的半导体器件，其中: 所述基底基板与所述第一隔离层相接触； 所述基底基板的与所述第一隔离层相接触的区域具有导电性； 对所述基底基板的与所述第一隔离层相接触的区域施加的电压作为背栅电压作用于所述第一 MISFET。
5.根据权利要求2所述的半导体器件，其中: 所述第一半导体晶体层与所述第二隔离层相接触； 所述第一半导体晶体层的与所述第二隔离层相接触的区域具有导电性；对所述第一半导体晶体层的与所述第二隔离层相接触的区域施加的电压作为背栅电压作用于所述第二 MISFET。
6.根据权利要求1所述的半导体器件，其中: 所述第一半导体晶体层由IV族半导体晶体构成，所述第一 MISFET为P沟道型MISFET ；所述第二半导体晶体层由II1-V族化合物半导体晶体构成，所述第二 MISFET为N沟道型 MISFET。
7.根据权利要求1所述的半导体器件，其中: 所述第一半导体晶体层由II1-V族化合物半导体晶体构成，所述第一 MISFET为N沟道型 MISFET ； 所述第二半导体晶体层由IV族半导体晶体构成，所述第二 MISFET为P沟道型MISFET。
8.根据权利要求1所述的半导体器件，其中，所述导电物质为TiN、TaN、石墨烯、HfN或WN。
9.一种半导体基板，是用于权利要求1所述半导体器件的半导体基板，包括:所述基底基板、所述第一半导体晶体层及所述第二半导体晶体层； 所述第一半导体晶体层位于所述基底基板的上方； 所述第二半导体晶体层位于所述第一半导体晶体层的一部分或全部的上方。
10.根据权利要求9所述的半导体基板，进一步包括: 第一隔离层，位于所述基底基板与所述第一半导体晶体层之间，用于将所述基底基板与所述第一半导体晶体层电隔离；以及 第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离。
11.根据权利要求10所述的半导体基板，其中，所述第一隔离层由非晶质绝缘体构成。
12.根据权利要求10所述的半导体基板，其中，所述第一隔离层由具有比构成所述第一半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。
13.根据权利要求9所述的半导体基板，其中进一步包括:第二隔离层，位于所述第一半导体晶体层与所述第二半导体晶体层之间，用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离； 所述基底基板与所述第一半导体晶体层在接合面处相接触； 所述基底基板的位于所述接合面附近的区域含有表现出P型或η型导电类型的杂质原子; 所述第一半导体晶体层的位于所述接合面附近的区域含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
14.根据权利要求10所述的半导体基板，其中，所述第二隔离层由非晶质绝缘体构成。
15.根据权利要求10所述的半导体基板，其中，所述第二隔离层由具有比构成所述第二半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。
16.根据权利要求9所述的半导体基板，其中包括:多个所述第二半导体晶体层；多个所述第二半导体晶体层的每一个规则地排列于与所述基底基板的上表面相平行的面内。
17.一种半导体基板的制造方法，是制造权利要求9所述半导体基板的方法，包括: 第一半导体晶体层形成步骤，在所述基底基板的上方形成所述第一半导体晶体层；以及 第二半导体晶体层形成步骤，在所述第一半导体晶体层中的部分区域的上方形成所述第二半导体晶体层； 所述第二半导体晶体层形成步骤包括: 外延生长步骤，通过外延晶体生长法在半导体晶体层形成基板上形成所述第二半导体晶体层； 第二隔离层形成步骤，在所述第一半导体晶体层上、所述第二半导体晶体层上、或所述第一半导体晶体层及所述第二半导体晶体层的双方上形成用于将所述第一半导体晶体层与所述第二半导体晶体层电隔离的第二隔离层；以及 贴合步骤，将具有所述第一半导体晶体层的所述基底基板与所述半导体晶体层形成基板进行贴合，以使得所述第一半导体晶体层上的所述第二隔离层与所述第二半导体晶体层相接合，或者使得所述第二半导体晶体层上的所述第二隔离层与所述第一半导体晶体层相接合，或者使得所述第一半导体晶体层上的所述第二隔离层与所述第二半导体晶体层上的所述第二隔离层相接合。
18.根据权利要求17所述的半导体基板的制造方法，所述第一半导体晶体层形成步骤包括: 外延生长步骤，通过外延晶体生长法在半导体晶体层形成基板上形成所述第一半导体晶体层； 第一隔离层形成步骤，在所述基底基板上、所述第一半导体晶体层上、或者所述基底基板及所述第一半导体晶体层的双 方上形成用于将所述基底基板与所述第一半导体晶体层电隔离的第一隔离层；以及 贴合步骤，将所述基底基板与所述半导体晶体层形成基板进行贴合，以使得所述基底基板上的所述第一隔离层与所述第一半导体晶体层相接合，或者使得所述第一半导体晶体层上的所述第一隔离层与所述基底基板相接合，或者使得所述基底基板上的所述第一隔离层与所述第一半导体晶体层上的所述第一隔离层相接合。
19.根据权利要求17所述的半导体基板的制造方法，其中， 所述第一半导体晶体层由SiGe构成，所述第二半导体晶体层由II1-V族化合物半导体晶体构成； 在所述第一半导体晶体层形成步骤之前包括在所述基底基板上形成由绝缘体构成的第一隔离层的步骤； 所述第一半导体晶体层形成步骤包括: 在所述第一隔离层上形成成为所述第一半导体晶体层的初始材料的SiGe层的步骤；以及 在氧化氛围气中加热所述SiGe层，通过将表面氧化来提高所述SiGe层中的Ge原子浓度的步骤。
20.根据权利要求17所述的半导体基板的制造方法，其中，所述第一半导体晶体层由IV族半导体晶体构成，所述第二半导体晶体层由II1-V族化合物半导体晶体构成，所述方法包括: 在由IV族半导体晶体构成的半导体层材料基板的表面形成由绝缘体构成的第一隔离层的步骤； 经由所述第一隔离层将阳离子注入到所述半导体层材料基板的预定分离深度的步骤； 将所述半导体层材料基板与所述基底基板进行贴合，以使得所述第一隔离层的表面与所述基底基板的表面相接合的步骤； 加热所述半导体层材料基板及所述基底基板，使注入到所述预定分离深度的所述阳离子与构成所述半导体层材料基板的IV族原子发生反应，使位于所述预定分离深度的所述IV族半导体晶体变性的步骤； 通过分离所述半导体层材料基板与所述基底基板，使得从所述IV族半导体晶体在所述变性的步骤中变性的变性部位开始，将位于所述基底基板侧的所述IV族半导体晶体从所述半导体层材料基板剥离的步骤；以及 对所述基底基板上残留的由所述IV族半导体晶体构成的晶体层进行研磨的步骤。
21.根据权利要求17所述的半导体基板的制造方法，其中，在所述第一半导体晶体层形成步骤之前包括:通过外延生长法在所述基底基板上形成由具有比构成所述第一半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的第一隔离层的步骤； 所述第一半导体晶体层形成步骤是通过外延生长法在所述第一隔离层上形成所述第一半导体晶体层的步骤。
22.根据权利要求17所述的半导体基板的制造方法，其中，所述第一半导体晶体层形成步骤为通过外延生长法在所述 基底基板上形成所述第一半导体晶体层的步骤。
23.根据权利要求22所述的半导体基板的制造方法，其中: 所述基底基板在表面附近含有表现出P型或η型导电类型的杂质原子； 在通过外延生长法形成所述第一半导体晶体层的步骤中，由表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对第一半导体晶体层进行掺杂。
24.一种半导体基板的制造方法，是制造权利要求15所述半导体基板的方法，包括: 第二半导体晶体层形成步骤，通过外延晶体生长法在半导体晶体层形成基板上形成所述第二半导体晶体层； 第二隔离层形成步骤，通过外延晶体生长法在所述第二半导体晶体层上形成由具有比构成所述第二半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的第二隔离层； 第一半导体晶体层形成步骤，通过外延晶体生长法在所述第二隔离层上形成所述第一半导体晶体层； 第一隔离层形成步骤，在所述基底基板上、所述第一半导体晶体层上、或所述基底基板及所述第一半导体晶体层的双方上形成用于将所述基底基板与所述第一半导体晶体层电隔离的第一隔离层；以及 贴合步骤，将所述基底基板与所述半导体晶体层形成基板进行贴合，以使得所述基底基板上的所述第一隔离层与所述第一半导体晶体层相接合，或者使得所述第一半导体晶体层上的所述第一隔离层与所述基底基板相接合，或者使得所述基底基板上的所述第一隔离层与所述第一半导体晶体层上的所述第一隔离层相接合。
25.根据权利要求17所述的半导体基板的制造方法，其中还包括: 在所述半导体晶体层形成基板上形成半导体晶体层之前，通过外延晶体生长法在所述半导体晶体层形成基板的表面形成晶体性牺牲层的步骤；以及 在将所述基底基板与所述半导体晶体层形成基板进行贴合之后，通过去除所述晶体性牺牲层，将通过外延晶体生长法在所述半导体晶体层形成基板上形成的半导体晶体层与所述半导体晶体层形成基板进行分离的步骤。
26.根据权利要求17所述的半导体基板的制造方法，包括以下的任一步骤: 在使所述第二半导体晶体层进行外延生长之后将所述第二半导体晶体层进行规则排列构图的步骤；或者 使所述第二半导体晶体层预先规则排列地进行选择性外延生长的步骤。
27.—种半导体器件的制造方法，包括: 使用权利要求17所述的半导体基板的制造方法制造具有所述第一半导体晶体层及所述第二半导体晶体层的半导体基板的步骤； 在所述第一半导体晶体层及所述第二半导体晶体层的每一个上形成功函数ΦΜ满足式I及式2的至少之一的关系的导电物质的步骤； 将形成栅极电极的区域的所述导电物质去除的步骤； 在去除了所述导电物质的区域形成栅极绝缘层及栅极电极的步骤；以及对所述导电物质进行构图并加热，在所述第一半导体晶体上的所述栅极电极的两侧形成第一源极及第一漏极，在所述第二半导体晶体上的所述栅极电极的两侧形成第二源极及第二漏极的步骤； 式 I:φι<ΦΜ<φ2+Ε82 式 2:|ΦΜ,丨j<0.1eV’ E, I (φ2+Ε?2) -ΦΜ陣.1eV 其中，Φι表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥N型沟道功能的半导体晶体层的晶体的电子亲和力，及Eg2表示构成所述第一半导体晶体层及所述第二半导体晶体层中一部分发挥P型沟道功能的半导体晶体层的晶体的电子亲和力及禁带宽度。
【文档编号】H01L21/28GK103548133SQ201280025380
【公开日】2014年1月29日 申请日期:2012年6月11日 优先权日:2011年6月10日
【发明者】高田朋幸, 山田永, 秦雅彦, 高木信一, 前田辰郎, 卜部友二, 安田哲二 申请人:住友化学株式会社, 国立大学法人东京大学, 独立行政法人产业技术综合研究所