专利名称：具电介质帽盖于接触件上的半导体设备及相关的制造方法
技术领域：
本发明的具体实施例大体涉及半导体设备及设备制造方法，且更特别的是，涉及设备及制造方法用以形成接触件于形成于半导体衬底上的设备与上覆层(overlyinglayer)间。
背景技术：
晶体管，例如金属氧化物半导体场效晶体管(MOSFET)，为绝大部分的半导体设备的核心建构组件。有些半导体设备，例如高效能处理器设备，可包含数百万个晶体管。对于此类设备，减少晶体管尺寸，从而增加晶体管密度，传统上一直为半导体制造工业优先的考虑。随着晶体管的尺寸及间隔减小，要避免相邻设备间无意中产生电气连接变得更加困难，接着这会降低良率。
发明内容
提供一种用于制造半导体设备结构的方法。该半导体设备包含覆于半导体衬底上的栅极结构以及形成于该半导体衬底中而邻近该栅极结构的掺杂区。该方法包括:形成覆于该掺杂区上及由第一电介质材料构成的第一层，在该第一层内形成电气连接至该掺杂区的第一导电接触件，在该第一导电接触件上形成电介质帽盖，形成覆于该电介质帽盖及该栅极结构上且由第二电介质材料构成的第二层，以及在该第二层内形成电气连接至该栅极结构的第二导电接触件。在另一具体实施例中，一种制造半导体设备结构的方法包括:形成覆于形成于半导体衬底中之掺杂区上的第一层第一电介质材料，移除该第一层的数个部分以形成覆于该掺杂区上的第一空心区(voided region)。形成电气连接至在该第一空心区中的该掺杂区的第一导电接触件，在该第一导电接触件上形成电介质帽盖，形成覆于该电介质帽盖上的第二层第二电介质材料以及形成于该半导体衬底上的栅极结构，移除该第二层覆于该栅极结构上的部分以形成暴露该栅极结构的第二空心区同时使该电介质帽盖保持完整，以及形成电气连接至该第二空心区中的该栅极结构的第二导电接触件。在另一具体实施例中，提供用于半导体设备的装置。该半导体设备结构包含:衬底，其由半导体材料构成；栅极结构，其覆于该衬底上；掺杂区，其与该栅极结构紧邻地形成于该衬底中；第一电介质材料，其覆于该掺杂区上；第一导电接触件，其电气连接至形成于该第一电介质材料中的该掺杂区；以及电介质帽盖，其覆于该第一导电接触件上。提供此发明内容以用简化的形式来介绍所选择的观念，所述观念在实施方式段落中有进一步的描述。此发明内容并非旨在识别所主张的标的的关键特征或基本特征，也不希望被用来做为决定本发明范畴的辅助内容。
参考以下结合附图的详细说明及权利要求书可更加完整地了解本发明，图中类似的组件用相同的组件符号表示。图1至图10的横截面图根据一个或多个具体实施例图标半导体设备结构以及用以制造该半导体设备结构的方法；图11至图14的横截面标半导体设备结构的另一具体实施例以及用以制造该半导体设备结构的相关方法；以及图15的横截面标半导体设备结构的另一示范具体实施例。主要组件符号说明100、200、300半导体设备结构102半导体衬底104、106、108晶体管结构110、112、114栅极结构116、132电介质材料层118导电 材料层120、122、124、126掺杂区128、162电介质材料130、156、168、174、262实质平坦表面136、138、140、163、164、170空心区142、144、146导电接触件148、166、172、248导电材料150、152、154金属硅化物接触区160、260电介质覆盖材料165、167源极/漏极接触件176导电栅极接触件234电介质栅极覆盖材料242、244、246底层源极/漏极接触件265,267顶层源极/漏极接触件276、304、306栅极接触件302隔离区。
具体实施例方式以下的实施方式在本质上只是用来图解说明而非旨在限制本发明具体实施例或所述具体实施例的应用及用途。本文使用“示范”的意思是“用来作为例子、实例或图例”。在此作为范例所描述的任何具体实作不是要让读者认为它比其它具体实作更佳或有利。此夕卜，希望不受方法
技术领域：
背景技术：
发明内容或具体实施方式中明示或暗示的理论所约束。图1至图10图标半导体设备结构100以及用于制造半导体设备结构100的相关工艺步骤，其设备结构100具有至形成于半导体衬底中的掺杂源极/漏极区的导电接触件。虽然本文是在MOS半导体设备的背景下描述本发明，然而不希望本发明限于MOS半导体设备，而且可用于不是MOS半导体设备的其它半导体设备。另外，虽然术语“M0S设备”严格是指有金属栅极及氧化物栅极绝缘体的设备，然而该术语在所有方面会用来指称包含导电栅极(不论金属还是其它导电材料)的任何半导体设备，其中该导电栅极位于栅极绝缘体(不论氧化物还是其它绝缘体)上方，而该栅极绝缘体位于半导体衬底上方。制造MOS半导体设备的各种步骤为众所周知，因此为求简明，本文只简述许多习知的步骤或整个省略而不提供习知的工艺细节。请参考图1，工艺在前段(FEOL)加工步骤完成后开始用习知方式制造半导体设备结构100，其包含形成于由半导体材料102(例如，单晶硅或另一含硅材料)构成的衬底上的多个晶体管结构104、106、108。在一示范具体实施例中，半导体材料102用习知方式掺杂以实现适于晶体管结构104、106、108的本体区(或阱区)的所欲掺质分布。如图1所示，每个晶体管结构104、106、108包含覆于半导体衬底102上且各自用作晶体管结构104、106、108的栅极的栅极结构110、112、114。使用习知栅极堆栈模块或习知工艺步骤的任何组合，可产生栅极结构110、112、114。实务上，每个栅极结构110、112、114通常包含至少一层覆于半导体衬底102上的电介质材料116 (例如，氧化物材料，高k电介质材料，或其类似物)，以及至少一层覆于电介质材料116上的导电材料118 (例如，金属材料，多晶硅材料，或其类似物)。应了解，在实际具体实施例中，栅极结构可使用不同的材料数目、组合及/或配置，以及本发明不受限于栅极材料在栅极结构中的任何特定数目、组合或配置。另外，不希望本发明受限于栅极结构的任何特定数目。每个晶体管结构104、106、108也包含形成于半导体衬底102中的隔开掺杂区120、122、124、126，彼等各自邻近栅极结构110、112、114各自用作晶体管结构104、106、108的源极/漏极区。因此，为了方便而非限制，掺杂区120、122、124、126在此也被称作源极/漏极区。例如，通过使用栅极结构110、112、114作为植入掩膜，植入P型离子于半导体材料102中，可形成PMOS晶体管结构的P型源极/漏极区，或者，通过使用栅极结构110、112、114作为植入掩膜，植入N型离子于半导体材料102中，可形成NMOS晶体管结构的N型源极/漏极区。应了解，虽然为了图解说明，图1的源极/漏极区图标成与相邻晶体管结构的源极/漏极区整体成形或以其它方式连接，但不希望本发明受限于源极/漏极区的任何特定配置。例如，实务上，所述晶体管结构可电气隔离(例如，通过执行浅沟槽隔离(STI)或另一隔离工艺)以及用习知方式独立地掺杂。仍参考图1,在一示范具体实施例中，该工艺继续形成电介质材料128于邻近的栅极结构110、112、114间以及覆于掺杂区120、122、124、126上。在一示范具体实施例中，用化学气相沉积(CVD)或另一沉积工艺,通过共形沉积(conformably deposit)覆于栅极结构110、112、114及掺杂区120、122、124、126上的一层电介质材料128 (例如，二氧化硅或另一氧化物材料)来形成电介质材料128。该层电介质材料128的厚度经选定成电介质材料128可完全填充栅极结构110、112、114间的任何间隙至满足或超过栅极结构110、112、114的高度的最小高度，或换言之，电介质材料128的厚度大于或等于栅极结构110、112、114的高度。在形成该层电介质材料128后，该工艺继续移除电介质材料128覆于栅极结构110、112、114上的部分以得到与栅极结构110、112、114的上表面对齐的实质平坦表面130，而产生如图1所示的设备结构100。在一示范具体实施例中，该工艺平坦化该层电介质材料128以均匀地移除电介质材料128在半导体衬底上的部分直到到达栅极结构110、112、114的导电栅极材料118。换言之，该工艺在栅极结构110、112、114的上表面露出时停止平坦化电介质材料128。根据一具体实施例，化学机械平坦化法(CMP)用来以化学泥浆来研磨电介质材料128持续一段基于电介质材料128的厚度的时间使得CMP在栅极结构110、112、114的上表面露出时停止。替代终点侦测技术也可用来决定何时停止CMP程序，或可用替代平坦化技术来得到与栅极结构110、112、114的上表面对齐的实质平坦表面130。此时翻到图2，在一示范具体实施例中，在形成电介质材料128于栅极结构110、112、114间后，该工艺继续形成覆于栅极结构110、112、114及电介质材料128上的一层电介质材料132。在一示范具体实施例中，将电介质材料132实现为硬掩膜材料，例如氮化硅或其类似物，其共形沉积成可覆于图1的半导体设备结构100的平坦表面130上。为了方便而非限制，电介质材料132在此替换地称作硬掩膜材料。如以下在图11至图14的背景下所详述的，根据一个或多个具体实施例，在形成硬掩膜材料132前，在导电栅极材料118上形成电介质栅极覆盖材料。例如，通过氧化导电栅极材料118 (例如，通过热氧化或化学氧化)而形成的氧化物材料，可实现该电介质栅极覆盖材料。此时翻到图3至图4，在形成硬掩膜材料132后，该工艺继续选择性地移除电介质材料128及硬掩膜材料132覆于源极/漏极区120、122、124、126上的部分以产生覆于源极/漏极区120、122、124、126上的空心区136、138、140以及在空心区136、138、140中形成导电接触件142、144、146。将源极/漏极接触件142、144、146实现为提供至源极/漏极区120、122、124、126的电气连接的导电材料148，其中空心区136、138、140定义随后形成其中的源极/漏极接触件142、144、146的横向尺寸。在一些具体实施例中，空心区136、138、140也对应至将由源极/漏极接触件142、144、146提供的图案、布线及/或层内互连。在这点上，除了提供至覆于接触层及/或金属层上的垂直互连以外，源极/漏极接触件142、144、146也可在不同晶体管结构的源极/漏极区间提供横向层内互连(或者，被称作局部互连)。为了方便而非限制，源极/漏极接触件142、144、146在此可替换地称作底层源极/漏极接触件。请参考图3，在一示范具体实施例中，该工艺形成覆于图2的半导体设备结构100上的一层掩膜材料，例如光阻材料，以及移除掩膜材料的部分(例如，使用微影技术或适当的蚀刻剂化学)以产生定义底层源极/漏极接触件142、144、146的导电材料148的图案的蚀刻掩膜(etch mask)。在这点上，用该蚀刻掩膜暴露覆于源极/漏极区120、122、124、126上的硬掩膜材料132中随后会被移除以产生空心区136、138、140的部分。电介质材料128中邻近栅极结构110、112、114的部分用该掩膜材料保护以使随后成形的接触件142、144、146与邻近栅极结构110、112、114电气隔离。在图案化该掩膜材料后，该工艺继续使用带有图案的掩膜材料作为蚀刻掩膜来选择性地移除电介质材料128、132的暴露部分。在一示范具体实施例中，使用在半导体材料102终止的非等向性(或定向)蚀刻工艺，例如，用使用非等向性蚀刻剂化学的基于等离子的反应性离子蚀刻法(RIE)，来移除电介质材料128、132的暴露部分。在移除电介质材料128、132的暴露部分以形成空心区136、138、140后，该工艺继续用习知方式移除任何剩余掩膜材料以得到图标于图3的半导体设备结构100。请参考图4，在产生空心区136、138、140后，该工艺继续在空心区136、138、140中形成接触件142、144、146。在图标具体实施例中，在形成导电材料148前，用习知方式在源极/漏极区120、122、124的暴露上表面上形成金属硅化物接触区150、152、154以协助形成至源极/漏极区120、122、124的电气连接。在形成硅化物接触区150、152、154后，底层源极/漏极接触件142、144、146最好用CVD或另一沉积工艺共形沉积一层导电材料148 (例如，钨材料)至选定厚度使得导电材料148可填充空心区136、138、140至满足或超过栅极结构110、112、114的高度加上硬掩膜材料132的厚度(例如，“注满”填充或过量填充)的最小高度。如图标，导电材料148完全填充空心区136、138、140以及与接触区150、152、154接触以提供至源极/漏极区120、122、124、126的电气连接。尽管未图标，然而应注意，在一些具体实施例中，在形成该层导电材料148前，可形成相对薄的一层阻障材料于空心区136、138,140 中。在形成该层导电材料148后，该工艺继续平坦化半导体设备结构100以及移除导电材料148覆于硬掩膜材料132上的部分以得到与硬掩膜材料132的上表面对齐的实质平坦表面156，而产生图4的半导体设备结构100。在这点上，用类似于以上所描述的方式，均匀地移除半导体设备结构100上的导电材料148直到到达硬掩膜材料132，例如，通过执行CMP以用化学泥浆研磨导电材料148以及在硬掩膜材料132的上表面露出时终止。此时翻到图5，在图标具体实施例中，该工艺继续形成电介质帽盖于底层源极/漏极接触件142、144、146上。根据一具体实施例，在底层源极/漏极接触件142、144、146上形成电介质覆盖材料160通过氧化导电材料148的暴露表面(例如，热氧化或化学氧化)以由底层源极/漏极接触件142、144、146的上表面来形成氧化物覆盖材料160。在这点上，氧化导电材料148以成长氧化物覆盖材料160于导电材料148的暴露表面上会消耗暴露的导电材料148，由此在氧化物覆盖材料160成长后，维持氧化物覆盖材料160的上表面与覆于栅极结构110、112、114上的剩余硬掩膜材料132的上表面实质对齐。在一示范具体实施例中，氧化物覆盖材料160成长成有大于或等于硬掩膜材料132的厚度的厚度，使得在后续蚀刻工艺步骤期间底下的导电材料148不会无意中暴露，如以下所详述。换言之，在氧化后，导电材料148的上表面(例如，与氧化物覆盖材料160的接口)低于导电栅极材料118的上表面。应注意，在替代具体实施例中，如果导电材料148的氧化速率不足(或太低)导致导电材料148的上表面低于导电栅极材料118的上表面,导电材料148可沉积成有小于导电栅极材料118的高度的厚度，以及在平坦化步骤前，可沉积有较大氧化速率而覆于导电材料148上的第二导电材料，其中随后氧化该第二导电材料以提供厚度大于或等于硬掩膜材料132的厚度的氧化物覆盖材料160。再参考图5，根据一个或多个替代具体实施例，电介质覆盖材料160实现为形成于底层源极/漏极接触件142、144、146上的硬掩膜材料或另一电介质材料，例如，如果对于后续工艺步骤，用氧化导电材料148形成的氧化物材料无法提供想要数量的隔离及/或想要数量的蚀刻选择性的话。在这点上，在平坦化及氧化导电材料148后，用对于氧化物材料有选择性而不侵蚀硬掩膜材料132的非等向性蚀刻剂化学来移除覆于导电材料148上的氧化物材料，使得覆于栅极结构110上的硬掩膜材料132保持完整同时至少由导电材料148移除一些氧化物材料(若不是全部的话)。在移除导电材料148的氧化物材料后，电介质帽盖的形成通过共形沉积覆于硬掩膜材料132及导电材料148上的电介质覆盖材料160，例如硬掩膜材料或另一适当电介质材料，以致有大于硬掩膜材料132的上表面与导电材料148的上表面两者的差的厚度以填充在导电材料148上方的任何空心区至满足或超过在栅极结构110、112、114上的硬掩膜材料132的最小高度。在形成该层电介质覆盖材料160后，平坦化电介质覆盖材料160以得到实质平坦表面而产生图5的半导体设备结构100。较佳地，电介质覆盖材料160与硬掩膜材料132不同以允许选择性地蚀刻硬掩膜材料132，同时电介质覆盖材料160保持完整，反之亦然，如以下所详述。请参考图6至图8，在形成覆盖材料160后，该工艺继续形成覆于包含一个或更多个源极/漏极接触件165、167的半导体衬底上的接触层。该接触层中的源极/漏极接触件165、167提供底层源极/漏极接触件142、144与随后形成而覆于衬底上的金属互连层(例如，金属I)间的垂直互连。另外，源极/漏极接触件165、167可提供底层源极/漏极接触件142、144(例如，在半导体衬底的另一区域上)及/或随后形成的栅极接触件间的横向层内互连。为了方便而非限制，形成于该接触层中的源极/漏极接触件165、167在此可替换地称作顶层源极/漏极接触件，因为它们是形成于覆于有底层源极/漏极接触件142、144、146形成于其中的介电层(或数个)上的介电层中。请参考图6，在一示范具体实施例中，该接触层的制造以共形沉积覆于图5的设备结构100上的一层电介质材料162 (例如，氧化物材料)开始而产生以图6图标的设备结构100。为了方便而非限制，电介质材料162在此可替换地称作氧化物材料。在形成电介质材料162后，该工艺继续选择性地移除电介质材料162的数个部分以在对应至要由顶层源极/漏极接触件165、167提供的横向图案、布线及/或层间互连的电介质材料162中产生空心区163、164。例如,可形成覆于电介质材料162上的一层掩膜材料(例如，光阻材料或其类似物)，以及随后可移除该掩膜材料的数个部分(例如，使用微影技术或适当蚀刻剂化学)以定义顶层源极/漏极接触件165、167的图案。在一示范具体实施例中，该掩膜暴露电介质材料162覆于底层源极/漏极接触件142、144中的一个或更个上的至少一部分使得随后形成的空心区163、164有至少一部分覆于底层源极/漏极接触件142、144上以提供顶层源极/漏极接触件165、167的导电材料166的管道(conduit)以与底层源极/漏极接触件142、144接触。请参考图7，在图案化掩膜材料以产生蚀刻掩膜后，使用移除电介质材料162的暴露部分直到底层源极/漏极接触件142、144的导电材料148的表面露出的非等向性蚀刻剂来选择性地移除电介质材料160、162的暴露部分。例如，当电介质材料160、162都是氧化物时，可使用非等向性蚀刻工艺，例如基于等离子的RIE，用对于氧化物材料160、162有选择性而不侵蚀硬掩膜材料132的非等向性蚀刻剂化学，来移除电介质材料160、162的暴露部分，使得覆于栅极结构110上的硬掩膜材料132保持完整。在暴露底层源极/漏极接触件142、144的导电材料148后，用习知方式移除任何剩余掩膜材料以得到图标于图7的半导体设备结构100。在图标具体实施例中，也移除覆于栅极结构110上的电介质材料162在底层源极/漏极接触件142、144间的暴露部分，使得空心区164覆于至少一部分栅极结构110上。尽管图7图标覆于接触件146上及保持完整的电介质材料162，然而应注意，可在半导体衬底上的另一位置处，形成接触件146的接点于电介质材料162内。请参考图8，通过在空心区163、164中形成导电材料166来继续顶层源极/漏极接触件165、167在电介质材料162层内的制造。在一示范具体实施例中，导电材料166的形成通过共形沉积覆于半导体衬底102上的导电金属材料，例如钨材料，至选定厚度使得导电材料166填充空心区163、164到满足或超过层内电介质材料162的高度的最小高度。如图8所示，导电材料166与底层源极/漏极接触件142、144的先前暴露上表面接触以经由底层源极/漏极接触件142、144来提供至底下源极/漏极区120、122的电气互连。如图标，覆于栅极结构110上的硬掩膜材料132保持完整以及使源极/漏极接触件167的导电材料166与栅极结构110隔离。在形成导电材料166后，该工艺继续平坦化导电材料166以均匀地移除导电材料166在半导体衬底上的部分直到到达电介质材料162以得到与电介质材料162的上表面对齐的实质平坦表面168。此时翻到图9至图10，在形成顶层源极/漏极接触件165、167后，该工艺继续形成一个或多个导电栅极接触件176，其提供栅极结构110、112、114中的一个或多个与随后形成而覆于衬底上的金属互连层(例如，金属I)间的垂直互连。另外，在图10的图标具体实施例中，栅极接触件176也提供栅极结构112、114间的横向互连。请参考图9，在平坦化导电材料166后，该工艺继续选择性地移除电介质材料162的数个部分以在电介质材料162中产生对应至要由栅极接触件176提供的横向图案、布线及/或层间互连的一个或多个空心区170。如上述，形成一层覆于电介质材料162上的掩膜材料以及移除部分掩膜材料以定义用于栅极接触件176的图案。在一示范具体实施例中，该掩膜暴露电介质材料162覆于栅极结构112、114中的一个或多个上的至少一部分使得随后形成的空心区170至少有一部分覆于栅极结构112、114上以提供栅极接触件176的导电材料172的管道以与栅极结构112、114接触。在图标具体实施例中，也移除在栅极结构112、114间覆于底层源极/漏极接触件146上的电介质材料162，使得空心区170覆于底层源极/漏极接触件146上让栅极接触件176可提供跨越底层源极/漏极接触件146的横向互连。在图案化该掩膜材料以产生蚀刻掩膜后，用非等向性蚀刻剂选择性地移除电介质材料162的暴露部分，其移除电介质材料162的暴露部分直到硬掩膜材料132的表面露出。在这点上，使用对于电介质材料162有选择性而不侵蚀硬掩膜材料132的非等向性蚀刻剂化学来非等向性蚀刻电介质材料162的暴露部分，使得硬掩膜材料132起蚀刻终止的作用。在暴露硬掩膜材料132后，进行第二非等向性蚀刻工艺以使用对于硬掩膜材料132有选择性而不侵蚀覆盖材料160的非等向性蚀刻剂化学来选择性地移除硬掩膜材料132，而产生图标于图9的半导体设备结构100。应注意，在电介质栅极覆盖材料形成于导电栅极材料118上的具体实施例中，可进行第三非等向性蚀刻工艺以使用最好对于电介质栅极覆盖材料有选择性的非等向性蚀刻剂化学来选择性地移除该电介质栅极覆盖材料以暴露导电栅极材料118同时至少一部分电介质覆盖材料160保持完整。请参考图10，栅极接触件176的制造继续在空心区170中形成导电材料172。在一示范具体实施例中，导电材料172的形成通过共形沉积覆于半导体衬底102上的导电金属材料，例如钨材料，至选定厚度使得导电材料172填充空心区170至满足或超过层内电介质材料162的高度的最小高度。如图10所示，导电材料172与导电栅极材料118接触以提供至栅极结构112、114的电气互连。另外，在图标具体实施例中，导电材料172通过跨越底层源极/漏极接触件146来提供栅极结构112、114间的横向互连，同时覆于接触件146上的覆盖材料160保持完整以及提供使栅极接触件176的导电材料172与接触件146的导电材料148隔离的电介质帽盖。在形成导电材料172后，该工艺继续平坦化导电材料172以均匀地移除导电材料172在半导体衬底上的部分直到到达电介质材料162以得到与电介质材料162上表面对齐的实质平坦表面174。在形成所述栅极接触件后，该工艺可继续进行习知的后段(BEOL)工艺步骤以用习知方式完成半导体设备结构100的制造。例如，该工艺可继续形成覆于平坦表面174上的层间电介质材料，在层间电介质材料中形成通孔，以及形成覆于层间电介质材料上的金属互连层(例如，金属I)，以及重复这些金属化步骤直到所有必要金属互连层已形成。应注意，虽然图7至图10图标在用个别沉积工艺步骤形成时的顶层源极/漏极接触件165、167与栅极接触件176，但实务上，顶层源极/漏极接触件165、167与栅极接触件176可同时形成。例如，在移除电介质材料160、162的暴露部分以形成空心区163、164后，该工艺可继续移除用来形成空心区163、164的蚀刻掩膜，形成暴露覆于栅极结构112、114上的部分电介质材料162的蚀刻掩膜，以及移除电介质材料162的暴露部分以产生对应至要由栅极接触件176提供的横向图案、布线及/或层间互连的一个或多个空心区170。在形成空心区163、164、170后，顶层源极/漏极接触件165、167，然后通过在空心区163、164、170中共形沉积导电金属材料以及平坦化导电材料以得到与电介质材料162上表面对齐的实质平坦表面,可同时形成栅极接触件176。图11至图14图标上述工艺的替代具体实施例。在该替代具体实施例中，在形成该层硬掩膜材料132前，形成电介质栅极覆盖材料234于导电栅极材料118上。例如，覆盖材料234可实现为通过氧化(例如，热氧化或化学氧化)导电栅极材料118的上表面而形成的氧化物材料。在图3的背景下如上述制成覆于源极/漏极区120、122、124、126上的空心区后，通过沉积导电材料248，例如钨材料，至选定厚度使得导电材料248部分填充空心区至小于电介质材料128的高度的最大高度来形成底层源极/漏极接触件242、244、246于所述空心区中。如图标，形成于所述空心区中的导电材料248的上表面都低于电介质材料128的上表面。在形成该层导电材料248后，平坦化导电材料248以移除覆于硬掩膜材料132上的导电材料248，而产生图11的半导体设备结构200。此时翻到图12，在平坦化导电材料248后，该替代工艺继续共形沉积覆于图11的半导体设备结构200上的电介质覆盖材料260，例如硬掩膜材料或另一适当电介质材料。为了方便，电介质覆盖材料260在此可替换地称作硬掩膜材料，不过，应了解，实际的具体实施例可使用其它电介质覆盖材料。在一示范具体实施例中，沉积该层硬掩膜材料260至大于硬掩膜材料132上表面与导电材料248上表面的差的厚度。以此方式，电介质覆盖材料260填充所述空心区在导电材料248上方的剩余部分至满足或超过在栅极结构110、112、114上的硬掩膜材料132的最小高度。在形成该层电介质覆盖材料260后，平坦化电介质覆盖材料260以得到实质平坦表面262，而产生图12的半导体设备结构200。请参考图13，在平坦化电介质覆盖材料260后，半导体设备结构200的制造继续用类似于以上在图6至图8的背景下所描述的方式形成导电材料166的顶层源极/漏极接触件265、267。在这点上，在该工艺的替代具体实施例中，当电介质覆盖材料260与硬掩膜材料132实现为相同的材料(例如,氮化物材料)以及电介质材料162为氧化物材料时，使用对于氧化物材料162有选择性而不侵蚀氮化物硬掩膜材料132、260的非等向性蚀刻剂化学，可移除氧化物材料162 (在形成蚀刻掩膜后)，使得覆于底层源极/漏极接触件242、244上的硬掩膜材料260在蚀刻上覆电介质材料162后保持完整。在暴露硬掩膜材料132、260后，进行第二非等向性蚀刻工艺以选择性蚀刻硬掩膜材料132、260而不侵蚀电介质栅极覆盖材料234，使得至少一部分电介质栅极覆盖材料234保持完整以及使导电栅极材料118与随后形成的源极/漏极接触件267的导电材料166隔离。在底层源极/漏极接触件242、244的导电材料248暴露后，用类似于以上在图8的背景下所描述的方式，通过沉积及平坦化导电材料166来形成顶层源极/漏极接触件265、267。请参考图14，在平坦化导电材料166后，半导体设备结构200的制造继续用类似于以上在图9至图10的背景下所描述的方式形成导电材料172的栅极接触件。在该工艺的替代具体实施例中，在形成定义要由栅极接触件提供的横向图案、布线及/或层间互连的蚀刻掩膜后，使用对于电介质材料162有选择性而不侵蚀硬掩膜材料132、260的非等向性蚀刻剂来非等向性蚀刻电介质材料162以暴露底下硬掩膜材料132、260，使得硬掩膜材料132、260起蚀刻终止的作用。在暴露硬掩膜材料132、260后，进行第二非等向性蚀刻工艺以使用对于硬掩膜材料132、260有选择性而不侵蚀电介质栅极覆盖材料234的非等向性蚀刻剂化学来选择性地移除硬掩膜材料132、260。在这点上，由于导电材料248的上表面低于栅极结构110、112、114的上表面，硬掩膜材料260覆于底层源极/漏极接触件246上的至少一部分在移除栅极结构112、114的硬掩膜材料132后保持完整。在由栅极结构112、114移除露出的硬掩膜材料132后，进行第三非等向性蚀刻工艺以使用对于栅极覆盖材料234有选择性而不侵蚀覆于底层源极/漏极接触件246上的剩余硬掩膜材料260的非等向性蚀刻剂化学来选择性地移除栅极覆盖材料234以及暴露导电栅极材料118。在导电栅极材料118暴露后，通过用类似于以上在图10的背景下所描述的方式共形沉积及平坦化导电材料172来形成栅极接触件276。如图14所示，在导电材料172跨越底层源极/漏极接触件246以提供栅极结构112、114间的横向互连时，底层源极/漏极接触件246上的剩余硬掩膜材料260保持完整作为隔离底层源极/漏极接触件246的导电材料248与栅极接触件276的导电材料172的电介质帽盖。图15的横截面标可根据本文所述的方法制成的另一半导体设备结构300具体实施例。图标半导体设备结构300包含隔离区302，例如氧化物材料或另一电介质材料，其用习知方式(例如，STI或另一隔离工艺)形成于半导体衬底材料102中以隔离有晶体管结构形成于其上的半导体材料102的掺杂区(或扩散区)。在图标具体实施例中，底层源极/漏极接触件142、144、146横向延伸越过隔离区302以在形成于扩散区(用隔离区302隔离)上的晶体管结构的源极/漏极区间提供横向层内互连。在图标具体实施例中，在覆于隔离区302上的电介质材料162中形成栅极接触件304、306以提供栅极结构110、112、114与随后形成而覆于衬底上的金属互连层(例如，金属I)间的垂直互连，而栅极接触件306也提供栅极结构112、114间的横向互连。如图标，在上覆隔离区302的底层源极/漏极接触件142、144、146上的电介质覆盖材料160隔离底层源极/漏极接触件142、144、146与栅极接触件304、306，从而允许底层源极/漏极接触件142、144、146在形成于不同扩散区上的不同晶体管结构的源极/漏极区间提供层内互连以及减少造成栅极接触件304、306与底层源极/漏极接触件142、144、146无意中电气连接(或短路)的风险。对于图标于图15的具体实施例，如上述，在图1至图14的背景下，在底层源极/漏极接触件142、144、146与上覆金属互连层(例如，金属I)间可形成上覆所述扩散区的顶层源极/漏极接触件。简要概述之，描述于本文的工艺的优点之一是在底层源极/漏极接触件上形成电介质帽盖，从而防止底层源极/漏极接触件与邻近栅极接触件在装置几何减少时无意中电气连接。结果，所述底层源极/漏极接触件可用来提供层内互连于不同晶体管结构的源极/漏极区间，以及减少造成毗邻及/或上覆栅极接触件与底层源极/漏极接触件无意中电气连接(或短路)的风险。尽管已用上文详细说明至少一示范具体实施例，然而应了解，仍有许多变体。例如，虽然本文是在共形沉积及非等向性蚀刻工艺的背景下可描述本发明，然而描述于本文的工艺的实际具体实施例可使用其它类型的沉积及蚀刻工艺(例如，代替共形沉积的非共形沉积或代替非等向性蚀刻剂的等向性蚀刻剂)。在这点上，应了解，示范具体实施例或描述于本文的具体实施例并非旨在以任何方式限制本发明的范畴、适用性或组态。反而，上述详细说明是要让本领域技术人员有个方便的发展蓝图用来具体实作所述示范具体实施例。应了解，组件的功能及配置可做出不同的改变而不脱离由权利要求书定义的范畴，此范畴包括在申请本专利申请案时已知及可预见的等效物。
权利要求
1.一种制造半导体设备结构的方法，该半导体设备结构包含覆于半导体衬底上的栅极结构以及形成于该半导体衬底中的掺杂区，该方法包括: 形成覆于该掺杂区上及由第一电介质材料构成的第一层； 在该第一层内形成第一导电接触件，该第一导电接触件电气连接至该掺杂区； 在该第一导电接触件上形成电介质帽盖； 形成覆于该栅极结构及该电介质帽盖上且由第二电介质材料构成的第二层；以及 在该第二层内形成第二导电接触件，该第二导电接触件电气连接至该栅极结构。
2.如权利要求1所述的方法，其中: 形成该第一导电接触件包括: 在该第一层中形成空心区；以及 在该空心区中形成导电材料；以及其中 形成该电介质帽盖包括:氧化形成于该空心区中的该导电材料的上表面。
3.如权利要求1所述的方法，其中: 形成该第一导电接触件包括: 在该第一层中形成空心区；以及 在该空心区中形成导电材料；以及其中 形成该电介质帽盖包括:形成覆于形成于该空心区中的该导电材料上的电介质覆盖材料。
4.如权利要求3所述的方法，其中: 形成该导电材料包括: 共形地沉积覆于该栅极结构、该第一层及该空心区上的一层 该导电材料；以及 平坦化该层导电材料以移除覆于该栅极结构上的该导电材料的数个部分；以及 形成该电介质覆盖材料包括: 共形地沉积覆于该栅极结构、该第一层及形成于该空心区中的该导电材料上的一层该电介质覆盖材料；以及 平坦化该层电介质覆盖材料。
5.如权利要求1所述的方法，其中，形成该第二导电接触件包括:形成覆于该电介质帽盖上的该第二导电接触件的至少一部分。
6.如权利要求1所述的方法，进一步包括在形成该电介质帽盖前，形成覆于该第一层上且由第三电介质材料构成的第三层。
7.如权利要求6所述的方法，进一步包括在形成该第三层前，平坦化该第一层以得到与该栅极结构的上表面实质对齐的平坦表面。
8.如权利要求7所述的方法，其中，形成该第三层包括在形成该第一导电接触件前，共形地沉积覆于该第一层及该栅极结构上的一层硬掩膜材料。
9.如权利要求6所述的方法，其中，形成该第一导电接触件包括: 移除该第一层及该第三层的数个部分以形成空心区； 共形地沉积覆于该第三层及该空心区上的一层导电材料；以及 平坦化该层导电材料，以移除该层导电材料覆于该第三层的剩余部分上的部分。
10.如权利要求9所述的方法，其中，形成该电介质帽盖包括:氧化形成于该空心区中的该导电材料的上表面。
11.如权利要求9所述的方法，其中，形成该电介质帽盖包括: 在平坦化该层导电材料后，共形地沉积覆于该第三层及形成于该空心区中的该导电材料上的一层电介质覆盖材料；以及平坦化该层电介质覆盖材料。
12.如权利要求6所述的方法，其中，形成该第二导电接触件包括: 移除该第二层覆于该栅极结构上的部分，以暴露该第三层； 在移除该第二层覆于该栅极结构上的该部分后，使用对于该第三电介质材料有选择性而实质不侵蚀该电介质帽盖的蚀刻剂来移除该第三层覆于该栅极结构上的部分，以暴露该栅极结构；以及 在移除该第三层覆于该栅极结构上的部分后，形成覆于该栅极结构上的导电材料。
13.—种制造半导体设备结构的方法，该半导体设备结构包含覆于半导体衬底上的栅极结构以及形成于该半导体衬底中的掺杂区，该方法包括: 形成覆于该掺杂区上及由第一电介质材料构成的第一层； 移除该第一层的数个部分以形成覆于该掺杂区上的第一空心区； 在该第一空心区中形成第一导电接触件，该第一导电接触件电气连接至该掺杂区； 在该第一导电接触件上形成电介质帽盖； 形成覆于该栅极结构及该电介质帽盖上且由第二电介质材料构成的第二层；以及移除该第二层覆于该栅极结构上的部分，以形成暴露该栅极结构的第二空心区，并使该电介质帽盖保持完整；以及 在该第二空心区中形成第二导电接触件，该第二导电接触件电气连接至该栅极结构。
14.如权利要求13所述的方法，进一步包括在移除该第一层的数个部分前，形成覆于该栅极结构及该第一层上且由第三电介质材料构成的第三层，其中: 移除该第一层的数个部分进一步包括:移除该第三层覆于该掺杂区上的部分，以形成该第一空心区； 形成该第二层包括:形成覆于该第三层及该电介质帽盖上的该第二层；以及移除该第二层的数个部分进一步包括:移除该第三层覆于该栅极结构上的部分，以形成暴露该栅极结构的该第二空心区，并使该电介质帽盖保持完整。
15.如权利要求14所述的方法，该第三电介质材料包括硬掩膜材料，其中，形成该电介质帽盖包括: 形成覆于该第一导电接触件上且由该硬掩膜材料构成的第四层；以及 在形成该第二层前，平坦化该第四层。
16.如权利要求14所述的方法，其中，形成该电介质帽盖于该第一导电接触件上包括:形成上表面与该第二层的上表面实质对齐的该电介质帽盖。
17.如权利要求13所述的方法，其中，形成该电介质帽盖于该第一导电接触件上包括:氧化该第一导电接触件的上表面。
18.如权利要求13所述的方法，其中，形成该电介质帽盖于该第一导电接触件上包括:在形成该第三层前，形成覆于该第一导电接触件上的电介质覆盖材料。
19.一种半导体设备结构，包括: 衬底，其由半导体材料构成； 栅极结构，其覆于该衬底上； 掺杂区，其与该栅极结构紧邻地形成于该衬底中； 第一电介质材料，其覆于该掺杂区上； 第一导电接触件，其形成于该第一电介质材料中，该第一导电接触件电气连接至该掺杂区；以及 电介质帽盖，其覆于该第一导电接触件上。
20.如权利要求19所述的半导体设备结构，进一步包含形成于覆于该第一电介质材料上的第二电介质材料中的第二导电接触件，该第二导电接触件电气连接至该栅极结构，其中，该电介质帽盖 配置于该第一导电接触件与该第二导电接触件间。
全文摘要
本发明揭露一种具电介质帽盖于接触件上的半导体设备及相关的制造方法，其中提供数种半导体设备结构的制造方法。用于制造半导体设备结构的方法之一包括下列步骤形成覆于形成于半导体衬底中的掺杂区上的第一层第一电介质材料，在该第一层内形成电气连接至该掺杂区的第一导电接触件，在该第一导电接触件上形成电介质帽盖，形成覆于该电介质帽盖上的第二层第二电介质材料以及覆于该半导体衬底上的栅极结构，以及在该第二层内形成电气连接至该栅极结构的第二导电接触件。
文档编号H01L27/088GK103199063SQ20131000375
公开日2013年7月10日 申请日期2013年1月6日 优先权日2012年1月6日
发明者L·袁, J·赵, J·桂 申请人:格罗方德半导体公司