半导体装置制造方法
半导体装置制造方法
【专利摘要】本发明提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。根据实施方式，半导体装置具有：多个焊盘；多个ESD保护电路，以使一个ESD保护电路对应于一个焊盘的方式，连接于多个焊盘；以及I／O电路，连接于将多个ESD保护电路的输出端彼此连接的连接部，输入向多个焊盘输入的至少一个输入信号。
【专利说明】半导体装置
[0001]本申请享受2012年9月10日申请的日本专利申请第2012 — 198792的优先权，并在本申请中引用该日本专利申请的全部内容。
【技术领域】
[0002]本发明的实施方式涉及半导体装置。
【背景技术】
[0003]在电子设备中，由于静电放电(Electro-Static Discharge:以下称为ESD)引起的静电破坏而米取用来保护电路的ESD对策。
[0004]为了评价ESD对策，以往按照设备或模块的级别(level)，基于HBM (人体模式，human body mode)、MM (机器模式，machine mode)来进行ESD耐性评价。例如，对于评价对象的设备或模块，在HBM下施加2KV?3KV的电压，在丽下施加200V的电压，来进行ESD耐性评价。
[0005]此外，以往，对于搭载了半导体装置的电子设备或模块的级别，例如还依照IEC -61000 - 4.2的ESD规格，在接触放电下施加8KV的电压，在气体放电下施加15KV的电压，来进行ESD耐性评价，然而最近，有时即使是半导体装置的芯片的管脚级也需要依照上述规格的同样的ESD耐性评价。
[0006]通常，在芯片的管脚级，为了满足规定规格的ESD耐性条件，在I / O设计中，需要电源箝位(power clamp)电路的功能提高、或增加布线图案的宽度来降低布线电阻这样的对策。
[0007]但是，布线图案宽度的增加这一方法，不仅给芯片的布局设计带来大的制约，而且作为结果，存在导致芯片面积的增加、以及芯片的成本增加的问题。
【发明内容】
[0008]本发明要解决的课题在于，提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。
[0009]实施方式的半导体装置，具有:多个第一焊盘；多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及I / O电路，连接于上述多个ESD保护电路的输出。
[0010]此外，另一实施方式的半导体装置，具备:至少一个焊盘；多个ESD保护电路；开关部，插入上述多个ESD保护电路的输入部间；以及I / O电路，连接有上述多个ESD保护电路的输出端；
[0011]上述一个焊盘，与直接连接的第一 ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二 ESD保护电路连接。
[0012]根据上述结构的半导体装置，能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性。【专利附图】
【附图说明】
[0013]图1是表示实施方式的半导体装置的芯片布局概念的图。
[0014]图2是用来说明实施方式的半导体装置被搭载在半导体封装中的状态的图。
[0015]图3是用来说明实施方式的芯片I的包含ESD保护电路12的I/O部的结构的电路图。
[0016]图4是用来说明实施方式的半导体装置的变形例I的结构的电路图。
[0017]图5是用来说明在实施方式的半导体装置的变形例I中、对一个焊盘2cl设有多个ESD保护电路12的结构的电路图。
[0018]图6是用来说明实施方式的半导体装置的变形例2的结构的、芯片IA上的焊盘2c的布局的图。
[0019]图7是用来说明实施方式的半导体装置的变形例3的结构的、芯片IB上的焊盘2c的布局的图。
[0020]图8是用来说明实施方式的半导体装置的变形例4的结构的、芯片IC的包含ESD保护电路12的I / O部的结构的电路图。
【具体实施方式】
[0021]以下，参照【专利附图】
【附图说明】实施方式。
[0022](结构)
[0023]图1是表示本实施方式的半导体装置的芯片布局概念的图。图2是用来说明本实施方式的半导体装置被搭载在半导体封装上的状态的图。
[0024]本实施方式的半导体芯片(以下简称为芯片)1中，如图1所示，在矩形的芯片的两个周边部，例如连接键合引线(bonding wire)的多个焊盘2沿芯片I的两边配置为直线状。
[0025]另外，这里，在具有矩形形状的芯片I的两边的周边部，多个焊盘2被配置为直线状，但多个焊盘2也可以配置在四边的周边部，也可以不仅配置在周边部。
[0026]芯片I的多个焊盘2的一部分焊盘2a、2b是电源用的焊盘，一部分的多个焊盘2c是应被相互电连接的输入输出信号用的焊盘。如后述那样，输入输出信号用的多个焊盘2c连接于I / O部3，该I / O部3包含使用了二极管的多个ESD保护电路。在芯片I的中央部配置有逻辑电路4，该逻辑电路4是实现各种功能的处理部。芯片I的处理部也可以是存储器部等。因而，处理部包含输入来自I / O部3的输出信号的逻辑电路以及存储器电路中的至少一个。
[0027]另外，在以下的说明中，关于包含多个ESD保护电路的I / O部3，对有关输入输出信号用焊盘的I / O部3进行说明，对于输入信号用焊盘也可以同样地设置包含多个ESD保护电路的I / O部3。
[0028]如图2所示，芯片I被封入搭载到用双点划线表示的半导体封装100中。芯片I的多个焊盘2通过作为连接布线单元的键合引线101，连接到与管脚或焊球等多个外部连接端子连接的多个电极端子(以下称作外部电极)102。半导体封装100的多个外部连接端子(未图示)连接到搭载半导体封装100的印刷布线基板等的多个焊接区(land)。
[0029]如图2所示，以使一组焊盘2c与一个外部电极102连接的方式，将输入信号用的多个焊盘2c连接到多个外部电极102。多个焊盘2c通过各个外部电极102相互电连接。对芯片I输入多个输入信号，各输入信号在逻辑电路4中被进行规定的处理。被进行了该规定的处理的各种信号作为多个输出信号从芯片I输出。
[0030]图3是用来说明芯片I的包含ESD保护电路12的I / O部的结构的电路图。多个焊盘2中的焊盘2a及2b是电源用的焊盘。焊盘2a是被施加电源电压VDD的电极，焊盘2b是连接地电位VSS的电极。电源箝位电路11设置在焊盘2a与2b之间。另外，图3中，作为电源用的焊盘2，将焊盘2a和焊盘2b各示出了一个，但芯片I上也可以分别设置多个焊盘2a和2b ο
[0031]并且，在图3中，焊盘2cl和2c2是多个焊盘2中的输入信号用的电极。焊盘2cl和2c2连接到与焊盘2cl和2c2连接的一个外部电极102，是用来输入一个输入信号的一组焊盘。焊盘2cl和2c2通过两条键合引线101，与半导体封装100内的一个外部电极102连接。
[0032]图3中，仅不出了向一个外部电极102输入的一个输入信号用的焊盘2c I和2c2,但是在芯片I上设有多组输入信号用的焊盘2c，各组的焊盘2c通过两条键合引线101，与对应的一个外部电极102连接。
[0033]另外,这里,对于向外部电极102输入的一个输入信号，设有两个焊盘2cl和2c2,但如图3中双点划线所示，对于一个输入信号，也可以设置三个焊盘2cl、2c2、2c3，进而，虽未图不，对于一个输入信号，也可以设置大于等于四个的焊盘。S卩，对于输入各输入信号的外部电极，可以设置大于等于3个的焊盘2c。
[0034]并且，这里，对于全部输入信号中的各个输入信号，设有包含多个ESD保护电路12的I / O部3，但也可以是，设置芯片I的多个输入信号中的至少一个输入信号用的、包含多个ESD保护电路12的I / O部3。
[0035]如以上那样,芯片I对多个输入信号分别设有一组焊盘2cl和2c2。
[0036]焊盘2cl和2c2分别连接到包含两个二极管Dp、Dn和电阻R的ESD保护电路12。如图3所示，焊盘2cl和2c2分别连接到连接有电阻R的一端的两个二极管Dp和Dn的连接点Pl和P2。
[0037]具体而言，焊盘2cl连接到ESD保护电路12。ESD保护电路12的二极管Dp的阴极与电源电压VDD连接，二极管Dp的阳极与二极管Dn的阴极连接。二极管Dn的阳极与作为基准电位的地电位VSS连接。焊盘2cl连接到二极管Dp和Dn的连接点Pl。
[0038]焊盘2c2也与同样的ESD保护电路12连接，并连接到ESD保护电路12的两个二极管Dp和Dn的连接点P2。
[0039]S卩，多个(这里是两个)ESD保护电路12与两个焊盘2cl、2c2连接，使得一个ESD保护电路12与一个焊盘2c对应。
[0040]并且，连接点Pl和P2分别连接电阻R的一端，两个电阻R的另一端彼此用连接点Pc连接，该连接点Pc的电位被输入I / O电路13。
[0041]S卩，I / O电路13连接到连接点Pc，该连接点Pc是两个ESD保护电路12的输出端彼此连接的连接部，向两个焊盘2cl、2c2输入的输入信号被输入I / O电路13。
[0042]I / O电路13是包含晶体管和电阻的缓冲电路、或者输入输出转换电路等。I /O电路13的输出被输入逻辑电路4。[0043]如以上那样，如图2所示，芯片I的半导体封装100上设有通过键合引线101连接了多个焊盘例如焊盘2cl、2c2的多个外部电极102。
[0044]芯片I按每个输入信号设有两个焊盘2cl和2c2。多个(这里是两个)焊盘2c (这里是2cl、2c2)沿矩形的芯片I的至少一边(这里是二边)配置为直线状。
[0045]各焊盘2cl和2c2与ESD保护电路12连接。两个ESD保护电路12的输出端彼此连接，其连接点的电位被输入I / O电路13。I / O电路13的输出被输入逻辑电路4。
[0046]另外，在对一个输入信号设有大于等于三个的焊盘2c的情况下，各焊盘2c连接到两个二极管Dp和Dn的连接点，大于等于三个的ESD保护电路12的输出端彼此连接，其连接点Pc的电位被输入I / O电路13。
[0047](动作)
[0048]接着，说明图1?图3所示的芯片I的动作。
[0049]向各外部电极102输入的一个输入信号，经作为两条信号线的键合引线101，输入两个焊盘2cl、2c2。
[0050]输入信号的电流分支而流过两个焊盘2cl、2c2，分支后的两个电流I1、12分别经布线L1、L2，输入ESD保护电路12。由于两个ESD保护电路12的输出端在连接点Pc连接，所以从两个ESD保护电路12输出的电流在连接点Pc合流，并输入I / O电路13。经过了I / O电路13的输入信号被输入逻辑电路4，被进行规定的处理。
[0051]例如，在对某外部电极102施加了高电压的静电的情况下，其电压还经两条键合引线101施加于焊盘2cl、2c2。
[0052]但是，由对外部电极102施加的电压产生的电流I向两个焊盘2cl、2c2分支，流过两个焊盘2cl、2c2的电流I1、12分别经布线L1、L2，流向对应的ESD保护电路12。
[0053]由于两条布线L1、L2相互并联地连接到ESD保护电路12，所以流向布线L1、L2的电流I1、12减小，因此能够实现布线L1、L2的电阻值的余量(margin)。进而,例如,若布线LI和L2是相同布线图案宽度且为相同长度，则由于流过各布线L1、L2的电流I1、12成为整体电流I的一半，所以各电流11、12经ESD保护电路12的二极管Dp或Dn而电荷容易向VDD侧或VSS侧逃脱。其结果，I / O电路13以及逻辑电路4变得难以被破坏。
[0054]在不利用上述的本实施方式那样的结构的现有半导体装置中，采取提高电源箝位电路的功能以及增加布线图案宽度等对策。例如，在增加布线图案宽度的情况下，包括焊盘、ESD保护电路12以及I / O电路13在内的电路部整体的面积增大。
[0055]但是，在上述的本实施方式那样的结构的情况下，虽然对一个输入信号设置两个焊盘和两个ESD保护电路12，但不需要增加布线图案宽度，且能够使两个焊盘的大小与以往的焊盘相比减小，所以能够抑制芯片面积的增加。
[0056]此外，即使对一个输入信号设置多个焊盘和ESD保护电路12，I / O电路13也是
一个即可。
[0057]因而，对于一个输入信号，即使焊盘2c以及ESD保护电路12各自的数量为两个、三个、四个，关于焊盘、ESD保护电路12以及I / O电路13的电路整体的面积，由于I / O电路13是一个即可，所以电路整体的面积不会成为2倍、3倍、4倍。例如，在焊盘、ESD保护电路12以及I / O电路13的面积比例如为4:1:5的情况下，即使焊盘及ESD保护电路各自的数量增加为两个、三个、四个，在本实施方式中焊盘、ESD保护电路12以及I / O电路13的电路整体的面积也不会成为2倍、3倍、4倍，而是成为1.5倍、2倍、2.5倍。
[0058]因而，根据本实施方式，能够实现一种不增加布线图案宽度而能够提高芯片的管脚级的ESD耐性的半导体装置，结果，在半导体装置中，不会导致大的芯片面积的增加以及芯片的成本增加。
[0059]接着说明几个变形例。
[0060]图4是用来说明本实施方式的半导体装置的变形例I的结构的电路图。图4中，仅示出了被输入一个输入信号的两个焊盘2cl、2c2。如图4所示,在焊盘2cl、2c2间设有开关SW。开关SW的两端与焊盘2cl和2c2连接。开关SW的开闭通过开关控制信号CS控制。若开关SW通过开关控制信号CS而闭合，则两个焊盘2cl、2c2间导通。
[0061]输出对开关SW的开闭进行控制的开关控制信号CS的开关控制电路21，如图1及图2中双点划线所示那样，设置在芯片I上。开关控制电路21构成对控制开关SW的开闭的开关控制信号CS的输出进行控制的开关控制部。
[0062]在芯片I被搭载于半导体封装100中之前的状态下，在同时向两个焊盘2cl、2c2施加了静电的状态下进行ESD评价时，使用开关SW。
[0063]S卩，不仅在芯片I的状态下对两个焊盘2cl、2c2分别施加ESD评价用的规定的电压，还能够通过将这样的开关SW设置在两个焊盘2cl、2c2间，从而以等同于向两个焊盘2cl、2c2所对应的外部电极102施加了规定的电压的状态，进行ESD评价。
[0064]具体而言，不仅能够通过对两个焊盘2cl、2c2分别施加规定的电压，从而在芯片I的状态下按每个焊盘进行ESD评价，还能够通过将开关SW闭合，从而成为与如同使两个焊盘2c1、2c2与外部电极102连接、同时对两个焊盘2c1、2c2施加了规定的电压相同的状态。
[0065]因而，在搭载于半导体封装100之前的芯片I的状态下，通过利用开关控制电路21进行控制使得开关SW闭合，从而能够在等同于宛如将两个焊盘2cl、2c2与外部电极102连接、并对外部电极102施加了规定的电压的状态下，进行ESD评价。
[0066]另外，在相对于一个输入信号而焊盘2c为大于等于三个的情况下，多个开关SW设置在大于等于三个的焊盘2c的相邻的各一对焊盘2c间。并且，将多个开关SW设置为，使得当多个开关SW全部闭合时能够同时对多个焊盘2c施加规定的电压。
[0067]另外，图4所示的变形例I中，通过经开关SW将两个焊盘2cl、2c2导通，来向两个ESD保护电路12输入共通信号，但焊盘的数量和ESD保护电路的数量不必相同。
[0068]图5是用来说明在本实施方式的半导体装置的变形例I中、对一个焊盘2cl设有多个ESD保护电路12的结构的电路图。即，如图5所示，即使没有焊盘2c2，也由于通过将开关SW闭合而向ESD保护电路12并行地输入一个输入信号，从而ESD耐性提高。
[0069]图5那样的结构对于通过I / O部占用芯片的大量面积的情况是有效的。
[0070]因而，对于一个输入，通过经由一个焊盘且多个ESD保护电路、或者多个焊盘且多个ESD保护电路，从而ESD耐性提高。
[0071]图6是用来说明本实施方式的半导体装置的变形例2的结构的芯片IA上的焊盘2c的布局的图。
[0072]上述的图1及图2的情况下，设于芯片IA的多个焊盘沿芯片IA的二边排列一列地配置,本变形例2中，两个焊盘2cl、2c2中的一方配置在与芯片IA的一边正交的方向上。
[0073]S卩，多个(这里是两个)焊盘2c (2cl、2c2)沿与矩形的芯片I的至少一边正交的方向配置。
[0074]如图6所示，两个焊盘2cl、2c2中的一方的焊盘2cl设置在芯片IA的两边的附近，另一方的焊盘2c2配置在逻辑电路4的正上方。另一方的焊盘2c2设置为，层叠在芯片IA的形成了 ESD保护电路12或I / O电路13的层之上。
[0075]另外，若对于一个输入信号的焊盘2为三个，则如图6中虚线所示，第三个焊盘2c3在比焊盘2c2更靠近芯片IA的内侧设置在与焊盘I的一边正交的方向上。在对于一个输入输出信号的焊盘2为大于等于四个的情况下，也与第三个同样地，进一步在芯片IA的内侦牝设置在与芯片IA的一边正交的方向上。
[0076]根据这样的结构，由于两个焊盘2c不仅配置在芯片IA的一边，所以即使焊盘数量变为2倍(或大于等于3倍)，也不需要根据焊盘数量的增加而增大芯片IA的边方向的尺寸，从而芯片IA紧凑。
[0077]图7是用来说明本实施方式的半导体装置的变形例3的结构的芯片IB上的焊盘2c的布局的图。
[0078]本变形例3中，当对于一个输入信号的焊盘2c为四个时，如图7中虚线所示，对于一个输入信号的四个焊盘2c配置为，沿芯片IB的边缘设置两个，并且沿与芯片IB的边缘正交的方向设置两个。
[0079]具体而言，如图7所示，在对于一个输入信号设有四个焊盘2cl、2c2、2c3、2c4的情况下，四个中的两个焊盘2cl、2c2沿芯片IB的各边配置，剩余的两个焊盘2c3、2c4沿与芯片IB的各边正交的方向配置。
[0080]即，多个焊盘2c的一部分沿矩形的芯片IB的至少一边配置为直线状，多个焊盘2c的剩余的一部分沿与矩形的芯片IB的至少一边正交的方向配置。
[0081]根据这样的结构，也产生可以不根据焊盘数量的增加而增大芯片IB的边方向的尺寸的效果。
[0082]另外，这里，说明了对一个输入信号设置四个焊盘2c的情况，但也可以是，在设置更多的焊盘2c的情况下，使η个焊盘2c沿芯片IB的各边缘配置，并且，使各剩余的焊盘2c沿与芯片IB的各边缘正交的方向配置η个，来将多个焊盘2c配置为nXn的矩阵状。
[0083]并且，在对一个输入信号设置多个焊盘的情况下，沿芯片IB的一边配置的焊盘2c的数量与沿与芯片IB的该边正交的方向配置的焊盘2c的数量也可以不同。
[0084]图8是用来说明实施方式的半导体装置的变形例4的结构的芯片IC的包含ESD保护电路12的I / O部的结构的电路图。图8是将实施方式适用于WLCSP (Wafer LevelChip Size Package,晶片级芯片尺寸封装)的变形例。对于图8,对与图3相同的结构附加同一符号而省略说明。
[0085]焊盘2cl、2c2、2c3是输入信号用的电极。焊盘2cl、2c2、2c3与外部电极110共通连接。焊盘2cl、2c2、2c3经外部电极110及布线LlO而连接。
[0086]外部电极110形成在焊盘2cl、2c2、2c3、ESD保护电路12、I / O电路13、逻辑电路4的上层。图8中为了简略，外部电极110仅图不了一个,但不限于一个,多个外部电极110在逻辑电路4等的上层形成为阵列状。此外，外部电极110形成球电极，进行来自芯片外部的信号的输入输出。
[0087]通过将外部电极110形成在焊盘2cl、2c2、2c3及逻辑电路4等的上层，能够实现一种能够减小芯片面积并且能够不增加布线图案宽度而提高ESD耐压的半导体装置。
[0088]如以上那样，根据上述的本实施方式以及各变形例，能够实现一种能够不增加布线图案宽度而提高芯片的管脚级的ESD耐性的半导体装置，结果，在半导体装置中，不会导致大的芯片面积的增加以及芯片的成本增加。
[0089]说明了本发明的几个实施方式，但这些实施方式是作为例子而例示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求的范围所记载的发明及其等同范围内。
【权利要求】
1.一种半导体装置，具有: 多个第一焊盘； 多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及 I / O电路，连接于上述多个ESD保护电路的输出。
2.根据权利要求1记载的半导体装置， 还具备与上述多个第一焊盘连接的外部电极， 上述多个第一焊盘通过键合引线分别与上述外部电极连接。
3.根据权利要求1记载的半导体装置，还具有: 设置在上述多个第一焊盘间的开关部；以及 对上述开关部的开闭进行控制的开关控制部。
4.根据权利要求1记载的半导体装置， 上述多个第一焊盘沿上述半导体芯片的至少一边配置为直线状。
5.根据权利要求1记载 的半导体装置， 上述多个第一焊盘配置在上述半导体装置的内部。
6.根据权利要求1记载的半导体装置， 上述多个第一焊盘的一部分沿上述半导体芯片的至少一边配置为直线状，上述多个第一焊盘的剩余的一部分配置在上述半导体装置的内部。
7.根据权利要求5记载的半导体装置， 配置在上述半导体装置的内部的上述多个第一焊盘层叠在配置有上述ESD保护电路的层之上。
8.根据权利要求6记载的半导体装置， 配置在上述半导体装置的内部的上述多个第一焊盘层叠在配置有上述ESD保护电路的层之上。
9.根据权利要求2记载的半导体装置， 上述外部电极包括球电极。
10.根据权利要求9记载的半导体装置， 上述外部电极形成在与上述多个ESD保护电路不同的层上。
11.根据权利要求10记载的半导体装置， 上述半导体装置以晶片级芯片尺寸封装WLCSP构成。
12.根据权利要求10记载的半导体装置， 上述外部电极包括输入信号的电极。
13.根据权利要求5记载的半导体装置， 上述半导体装置的半导体芯片具有矩形状， 上述多个第一焊盘沿与矩形的上述半导体芯片的至少一边正交的方向配置。
14.根据权利要求6记载的半导体装置， 上述半导体装置的半导体芯片具有矩形状， 上述多个第一焊盘沿与矩形的上述半导体芯片的至少一边正交的方向配置。
15.一种半导体装置，具备:至少一个焊盘； 多个ESD保护电路； 开关部，插入上述多个ESD保护电路的输入部之间；以及 I / O电路，连接有上述多个ESD保护电路的输出端， 上述一个焊盘，与直接连接的第一 ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二 ESD保护电路连接。
16.根据权利要求15记载的半导体装置， 还具备与上述多个第一焊盘连接的外部电极， 上述多个第一焊盘通过键合引线分别与上述外部电极连接。
17.根据权利要求16记载的半导体装置， 上述外部电极包括球电极。
18.根据权利要求17记载的半导体装置， 上述外部电极形成在与上述多个ESD保护电路不同的层上。
19.根据权利要求18记载的半导体装置， 上述半导体装置以晶片 级芯片尺寸封装WLCSP构成。
20.根据权利要求16记载的半导体装置， 上述外部电极包括输入信号的电极。
【文档编号】H01L27/02GK103681654SQ201310318354
【公开日】2014年3月26日 申请日期:2013年7月26日 优先权日:2012年9月10日
【发明者】濑田涉二 申请人:株式会社东芝
【专利摘要】本发明提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。根据实施方式，半导体装置具有：多个焊盘；多个ESD保护电路，以使一个ESD保护电路对应于一个焊盘的方式，连接于多个焊盘；以及I／O电路，连接于将多个ESD保护电路的输出端彼此连接的连接部，输入向多个焊盘输入的至少一个输入信号。
【专利说明】半导体装置
[0001]本申请享受2012年9月10日申请的日本专利申请第2012 — 198792的优先权，并在本申请中引用该日本专利申请的全部内容。
【技术领域】
[0002]本发明的实施方式涉及半导体装置。
【背景技术】
[0003]在电子设备中，由于静电放电(Electro-Static Discharge:以下称为ESD)引起的静电破坏而米取用来保护电路的ESD对策。
[0004]为了评价ESD对策，以往按照设备或模块的级别(level)，基于HBM (人体模式，human body mode)、MM (机器模式，machine mode)来进行ESD耐性评价。例如，对于评价对象的设备或模块，在HBM下施加2KV?3KV的电压，在丽下施加200V的电压，来进行ESD耐性评价。
[0005]此外，以往，对于搭载了半导体装置的电子设备或模块的级别，例如还依照IEC -61000 - 4.2的ESD规格，在接触放电下施加8KV的电压，在气体放电下施加15KV的电压，来进行ESD耐性评价，然而最近，有时即使是半导体装置的芯片的管脚级也需要依照上述规格的同样的ESD耐性评价。
[0006]通常，在芯片的管脚级，为了满足规定规格的ESD耐性条件，在I / O设计中，需要电源箝位(power clamp)电路的功能提高、或增加布线图案的宽度来降低布线电阻这样的对策。
[0007]但是，布线图案宽度的增加这一方法，不仅给芯片的布局设计带来大的制约，而且作为结果，存在导致芯片面积的增加、以及芯片的成本增加的问题。
【发明内容】
[0008]本发明要解决的课题在于，提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。
[0009]实施方式的半导体装置，具有:多个第一焊盘；多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及I / O电路，连接于上述多个ESD保护电路的输出。
[0010]此外，另一实施方式的半导体装置，具备:至少一个焊盘；多个ESD保护电路；开关部，插入上述多个ESD保护电路的输入部间；以及I / O电路，连接有上述多个ESD保护电路的输出端；
[0011]上述一个焊盘，与直接连接的第一 ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二 ESD保护电路连接。
[0012]根据上述结构的半导体装置，能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性。【专利附图】
【附图说明】
[0013]图1是表示实施方式的半导体装置的芯片布局概念的图。
[0014]图2是用来说明实施方式的半导体装置被搭载在半导体封装中的状态的图。
[0015]图3是用来说明实施方式的芯片I的包含ESD保护电路12的I/O部的结构的电路图。
[0016]图4是用来说明实施方式的半导体装置的变形例I的结构的电路图。
[0017]图5是用来说明在实施方式的半导体装置的变形例I中、对一个焊盘2cl设有多个ESD保护电路12的结构的电路图。
[0018]图6是用来说明实施方式的半导体装置的变形例2的结构的、芯片IA上的焊盘2c的布局的图。
[0019]图7是用来说明实施方式的半导体装置的变形例3的结构的、芯片IB上的焊盘2c的布局的图。
[0020]图8是用来说明实施方式的半导体装置的变形例4的结构的、芯片IC的包含ESD保护电路12的I / O部的结构的电路图。
【具体实施方式】
[0021]以下，参照【专利附图】
【附图说明】实施方式。
[0022](结构)
[0023]图1是表示本实施方式的半导体装置的芯片布局概念的图。图2是用来说明本实施方式的半导体装置被搭载在半导体封装上的状态的图。
[0024]本实施方式的半导体芯片(以下简称为芯片)1中，如图1所示，在矩形的芯片的两个周边部，例如连接键合引线(bonding wire)的多个焊盘2沿芯片I的两边配置为直线状。
[0025]另外，这里，在具有矩形形状的芯片I的两边的周边部，多个焊盘2被配置为直线状，但多个焊盘2也可以配置在四边的周边部，也可以不仅配置在周边部。
[0026]芯片I的多个焊盘2的一部分焊盘2a、2b是电源用的焊盘，一部分的多个焊盘2c是应被相互电连接的输入输出信号用的焊盘。如后述那样，输入输出信号用的多个焊盘2c连接于I / O部3，该I / O部3包含使用了二极管的多个ESD保护电路。在芯片I的中央部配置有逻辑电路4，该逻辑电路4是实现各种功能的处理部。芯片I的处理部也可以是存储器部等。因而，处理部包含输入来自I / O部3的输出信号的逻辑电路以及存储器电路中的至少一个。
[0027]另外，在以下的说明中，关于包含多个ESD保护电路的I / O部3，对有关输入输出信号用焊盘的I / O部3进行说明，对于输入信号用焊盘也可以同样地设置包含多个ESD保护电路的I / O部3。
[0028]如图2所示，芯片I被封入搭载到用双点划线表示的半导体封装100中。芯片I的多个焊盘2通过作为连接布线单元的键合引线101，连接到与管脚或焊球等多个外部连接端子连接的多个电极端子(以下称作外部电极)102。半导体封装100的多个外部连接端子(未图示)连接到搭载半导体封装100的印刷布线基板等的多个焊接区(land)。
[0029]如图2所示，以使一组焊盘2c与一个外部电极102连接的方式，将输入信号用的多个焊盘2c连接到多个外部电极102。多个焊盘2c通过各个外部电极102相互电连接。对芯片I输入多个输入信号，各输入信号在逻辑电路4中被进行规定的处理。被进行了该规定的处理的各种信号作为多个输出信号从芯片I输出。
[0030]图3是用来说明芯片I的包含ESD保护电路12的I / O部的结构的电路图。多个焊盘2中的焊盘2a及2b是电源用的焊盘。焊盘2a是被施加电源电压VDD的电极，焊盘2b是连接地电位VSS的电极。电源箝位电路11设置在焊盘2a与2b之间。另外，图3中，作为电源用的焊盘2，将焊盘2a和焊盘2b各示出了一个，但芯片I上也可以分别设置多个焊盘2a和2b ο
[0031]并且，在图3中，焊盘2cl和2c2是多个焊盘2中的输入信号用的电极。焊盘2cl和2c2连接到与焊盘2cl和2c2连接的一个外部电极102，是用来输入一个输入信号的一组焊盘。焊盘2cl和2c2通过两条键合引线101，与半导体封装100内的一个外部电极102连接。
[0032]图3中，仅不出了向一个外部电极102输入的一个输入信号用的焊盘2c I和2c2,但是在芯片I上设有多组输入信号用的焊盘2c，各组的焊盘2c通过两条键合引线101，与对应的一个外部电极102连接。
[0033]另外,这里,对于向外部电极102输入的一个输入信号，设有两个焊盘2cl和2c2,但如图3中双点划线所示，对于一个输入信号，也可以设置三个焊盘2cl、2c2、2c3，进而，虽未图不，对于一个输入信号，也可以设置大于等于四个的焊盘。S卩，对于输入各输入信号的外部电极，可以设置大于等于3个的焊盘2c。
[0034]并且，这里，对于全部输入信号中的各个输入信号，设有包含多个ESD保护电路12的I / O部3，但也可以是，设置芯片I的多个输入信号中的至少一个输入信号用的、包含多个ESD保护电路12的I / O部3。
[0035]如以上那样,芯片I对多个输入信号分别设有一组焊盘2cl和2c2。
[0036]焊盘2cl和2c2分别连接到包含两个二极管Dp、Dn和电阻R的ESD保护电路12。如图3所示，焊盘2cl和2c2分别连接到连接有电阻R的一端的两个二极管Dp和Dn的连接点Pl和P2。
[0037]具体而言，焊盘2cl连接到ESD保护电路12。ESD保护电路12的二极管Dp的阴极与电源电压VDD连接，二极管Dp的阳极与二极管Dn的阴极连接。二极管Dn的阳极与作为基准电位的地电位VSS连接。焊盘2cl连接到二极管Dp和Dn的连接点Pl。
[0038]焊盘2c2也与同样的ESD保护电路12连接，并连接到ESD保护电路12的两个二极管Dp和Dn的连接点P2。
[0039]S卩，多个(这里是两个)ESD保护电路12与两个焊盘2cl、2c2连接，使得一个ESD保护电路12与一个焊盘2c对应。
[0040]并且，连接点Pl和P2分别连接电阻R的一端，两个电阻R的另一端彼此用连接点Pc连接，该连接点Pc的电位被输入I / O电路13。
[0041]S卩，I / O电路13连接到连接点Pc，该连接点Pc是两个ESD保护电路12的输出端彼此连接的连接部，向两个焊盘2cl、2c2输入的输入信号被输入I / O电路13。
[0042]I / O电路13是包含晶体管和电阻的缓冲电路、或者输入输出转换电路等。I /O电路13的输出被输入逻辑电路4。[0043]如以上那样，如图2所示，芯片I的半导体封装100上设有通过键合引线101连接了多个焊盘例如焊盘2cl、2c2的多个外部电极102。
[0044]芯片I按每个输入信号设有两个焊盘2cl和2c2。多个(这里是两个)焊盘2c (这里是2cl、2c2)沿矩形的芯片I的至少一边(这里是二边)配置为直线状。
[0045]各焊盘2cl和2c2与ESD保护电路12连接。两个ESD保护电路12的输出端彼此连接，其连接点的电位被输入I / O电路13。I / O电路13的输出被输入逻辑电路4。
[0046]另外，在对一个输入信号设有大于等于三个的焊盘2c的情况下，各焊盘2c连接到两个二极管Dp和Dn的连接点，大于等于三个的ESD保护电路12的输出端彼此连接，其连接点Pc的电位被输入I / O电路13。
[0047](动作)
[0048]接着，说明图1?图3所示的芯片I的动作。
[0049]向各外部电极102输入的一个输入信号，经作为两条信号线的键合引线101，输入两个焊盘2cl、2c2。
[0050]输入信号的电流分支而流过两个焊盘2cl、2c2，分支后的两个电流I1、12分别经布线L1、L2，输入ESD保护电路12。由于两个ESD保护电路12的输出端在连接点Pc连接，所以从两个ESD保护电路12输出的电流在连接点Pc合流，并输入I / O电路13。经过了I / O电路13的输入信号被输入逻辑电路4，被进行规定的处理。
[0051]例如，在对某外部电极102施加了高电压的静电的情况下，其电压还经两条键合引线101施加于焊盘2cl、2c2。
[0052]但是，由对外部电极102施加的电压产生的电流I向两个焊盘2cl、2c2分支，流过两个焊盘2cl、2c2的电流I1、12分别经布线L1、L2，流向对应的ESD保护电路12。
[0053]由于两条布线L1、L2相互并联地连接到ESD保护电路12，所以流向布线L1、L2的电流I1、12减小，因此能够实现布线L1、L2的电阻值的余量(margin)。进而,例如,若布线LI和L2是相同布线图案宽度且为相同长度，则由于流过各布线L1、L2的电流I1、12成为整体电流I的一半，所以各电流11、12经ESD保护电路12的二极管Dp或Dn而电荷容易向VDD侧或VSS侧逃脱。其结果，I / O电路13以及逻辑电路4变得难以被破坏。
[0054]在不利用上述的本实施方式那样的结构的现有半导体装置中，采取提高电源箝位电路的功能以及增加布线图案宽度等对策。例如，在增加布线图案宽度的情况下，包括焊盘、ESD保护电路12以及I / O电路13在内的电路部整体的面积增大。
[0055]但是，在上述的本实施方式那样的结构的情况下，虽然对一个输入信号设置两个焊盘和两个ESD保护电路12，但不需要增加布线图案宽度，且能够使两个焊盘的大小与以往的焊盘相比减小，所以能够抑制芯片面积的增加。
[0056]此外，即使对一个输入信号设置多个焊盘和ESD保护电路12，I / O电路13也是
一个即可。
[0057]因而，对于一个输入信号，即使焊盘2c以及ESD保护电路12各自的数量为两个、三个、四个，关于焊盘、ESD保护电路12以及I / O电路13的电路整体的面积，由于I / O电路13是一个即可，所以电路整体的面积不会成为2倍、3倍、4倍。例如，在焊盘、ESD保护电路12以及I / O电路13的面积比例如为4:1:5的情况下，即使焊盘及ESD保护电路各自的数量增加为两个、三个、四个，在本实施方式中焊盘、ESD保护电路12以及I / O电路13的电路整体的面积也不会成为2倍、3倍、4倍，而是成为1.5倍、2倍、2.5倍。
[0058]因而，根据本实施方式，能够实现一种不增加布线图案宽度而能够提高芯片的管脚级的ESD耐性的半导体装置，结果，在半导体装置中，不会导致大的芯片面积的增加以及芯片的成本增加。
[0059]接着说明几个变形例。
[0060]图4是用来说明本实施方式的半导体装置的变形例I的结构的电路图。图4中，仅示出了被输入一个输入信号的两个焊盘2cl、2c2。如图4所示,在焊盘2cl、2c2间设有开关SW。开关SW的两端与焊盘2cl和2c2连接。开关SW的开闭通过开关控制信号CS控制。若开关SW通过开关控制信号CS而闭合，则两个焊盘2cl、2c2间导通。
[0061]输出对开关SW的开闭进行控制的开关控制信号CS的开关控制电路21，如图1及图2中双点划线所示那样，设置在芯片I上。开关控制电路21构成对控制开关SW的开闭的开关控制信号CS的输出进行控制的开关控制部。
[0062]在芯片I被搭载于半导体封装100中之前的状态下，在同时向两个焊盘2cl、2c2施加了静电的状态下进行ESD评价时，使用开关SW。
[0063]S卩，不仅在芯片I的状态下对两个焊盘2cl、2c2分别施加ESD评价用的规定的电压，还能够通过将这样的开关SW设置在两个焊盘2cl、2c2间，从而以等同于向两个焊盘2cl、2c2所对应的外部电极102施加了规定的电压的状态，进行ESD评价。
[0064]具体而言，不仅能够通过对两个焊盘2cl、2c2分别施加规定的电压，从而在芯片I的状态下按每个焊盘进行ESD评价，还能够通过将开关SW闭合，从而成为与如同使两个焊盘2c1、2c2与外部电极102连接、同时对两个焊盘2c1、2c2施加了规定的电压相同的状态。
[0065]因而，在搭载于半导体封装100之前的芯片I的状态下，通过利用开关控制电路21进行控制使得开关SW闭合，从而能够在等同于宛如将两个焊盘2cl、2c2与外部电极102连接、并对外部电极102施加了规定的电压的状态下，进行ESD评价。
[0066]另外，在相对于一个输入信号而焊盘2c为大于等于三个的情况下，多个开关SW设置在大于等于三个的焊盘2c的相邻的各一对焊盘2c间。并且，将多个开关SW设置为，使得当多个开关SW全部闭合时能够同时对多个焊盘2c施加规定的电压。
[0067]另外，图4所示的变形例I中，通过经开关SW将两个焊盘2cl、2c2导通，来向两个ESD保护电路12输入共通信号，但焊盘的数量和ESD保护电路的数量不必相同。
[0068]图5是用来说明在本实施方式的半导体装置的变形例I中、对一个焊盘2cl设有多个ESD保护电路12的结构的电路图。即，如图5所示，即使没有焊盘2c2，也由于通过将开关SW闭合而向ESD保护电路12并行地输入一个输入信号，从而ESD耐性提高。
[0069]图5那样的结构对于通过I / O部占用芯片的大量面积的情况是有效的。
[0070]因而，对于一个输入，通过经由一个焊盘且多个ESD保护电路、或者多个焊盘且多个ESD保护电路，从而ESD耐性提高。
[0071]图6是用来说明本实施方式的半导体装置的变形例2的结构的芯片IA上的焊盘2c的布局的图。
[0072]上述的图1及图2的情况下，设于芯片IA的多个焊盘沿芯片IA的二边排列一列地配置,本变形例2中，两个焊盘2cl、2c2中的一方配置在与芯片IA的一边正交的方向上。
[0073]S卩，多个(这里是两个)焊盘2c (2cl、2c2)沿与矩形的芯片I的至少一边正交的方向配置。
[0074]如图6所示，两个焊盘2cl、2c2中的一方的焊盘2cl设置在芯片IA的两边的附近，另一方的焊盘2c2配置在逻辑电路4的正上方。另一方的焊盘2c2设置为，层叠在芯片IA的形成了 ESD保护电路12或I / O电路13的层之上。
[0075]另外，若对于一个输入信号的焊盘2为三个，则如图6中虚线所示，第三个焊盘2c3在比焊盘2c2更靠近芯片IA的内侧设置在与焊盘I的一边正交的方向上。在对于一个输入输出信号的焊盘2为大于等于四个的情况下，也与第三个同样地，进一步在芯片IA的内侦牝设置在与芯片IA的一边正交的方向上。
[0076]根据这样的结构，由于两个焊盘2c不仅配置在芯片IA的一边，所以即使焊盘数量变为2倍(或大于等于3倍)，也不需要根据焊盘数量的增加而增大芯片IA的边方向的尺寸，从而芯片IA紧凑。
[0077]图7是用来说明本实施方式的半导体装置的变形例3的结构的芯片IB上的焊盘2c的布局的图。
[0078]本变形例3中，当对于一个输入信号的焊盘2c为四个时，如图7中虚线所示，对于一个输入信号的四个焊盘2c配置为，沿芯片IB的边缘设置两个，并且沿与芯片IB的边缘正交的方向设置两个。
[0079]具体而言，如图7所示，在对于一个输入信号设有四个焊盘2cl、2c2、2c3、2c4的情况下，四个中的两个焊盘2cl、2c2沿芯片IB的各边配置，剩余的两个焊盘2c3、2c4沿与芯片IB的各边正交的方向配置。
[0080]即，多个焊盘2c的一部分沿矩形的芯片IB的至少一边配置为直线状，多个焊盘2c的剩余的一部分沿与矩形的芯片IB的至少一边正交的方向配置。
[0081]根据这样的结构，也产生可以不根据焊盘数量的增加而增大芯片IB的边方向的尺寸的效果。
[0082]另外，这里，说明了对一个输入信号设置四个焊盘2c的情况，但也可以是，在设置更多的焊盘2c的情况下，使η个焊盘2c沿芯片IB的各边缘配置，并且，使各剩余的焊盘2c沿与芯片IB的各边缘正交的方向配置η个，来将多个焊盘2c配置为nXn的矩阵状。
[0083]并且，在对一个输入信号设置多个焊盘的情况下，沿芯片IB的一边配置的焊盘2c的数量与沿与芯片IB的该边正交的方向配置的焊盘2c的数量也可以不同。
[0084]图8是用来说明实施方式的半导体装置的变形例4的结构的芯片IC的包含ESD保护电路12的I / O部的结构的电路图。图8是将实施方式适用于WLCSP (Wafer LevelChip Size Package,晶片级芯片尺寸封装)的变形例。对于图8,对与图3相同的结构附加同一符号而省略说明。
[0085]焊盘2cl、2c2、2c3是输入信号用的电极。焊盘2cl、2c2、2c3与外部电极110共通连接。焊盘2cl、2c2、2c3经外部电极110及布线LlO而连接。
[0086]外部电极110形成在焊盘2cl、2c2、2c3、ESD保护电路12、I / O电路13、逻辑电路4的上层。图8中为了简略，外部电极110仅图不了一个,但不限于一个,多个外部电极110在逻辑电路4等的上层形成为阵列状。此外，外部电极110形成球电极，进行来自芯片外部的信号的输入输出。
[0087]通过将外部电极110形成在焊盘2cl、2c2、2c3及逻辑电路4等的上层，能够实现一种能够减小芯片面积并且能够不增加布线图案宽度而提高ESD耐压的半导体装置。
[0088]如以上那样，根据上述的本实施方式以及各变形例，能够实现一种能够不增加布线图案宽度而提高芯片的管脚级的ESD耐性的半导体装置，结果，在半导体装置中，不会导致大的芯片面积的增加以及芯片的成本增加。
[0089]说明了本发明的几个实施方式，但这些实施方式是作为例子而例示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求的范围所记载的发明及其等同范围内。
【权利要求】
1.一种半导体装置，具有: 多个第一焊盘； 多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及 I / O电路，连接于上述多个ESD保护电路的输出。
2.根据权利要求1记载的半导体装置， 还具备与上述多个第一焊盘连接的外部电极， 上述多个第一焊盘通过键合引线分别与上述外部电极连接。
3.根据权利要求1记载的半导体装置，还具有: 设置在上述多个第一焊盘间的开关部；以及 对上述开关部的开闭进行控制的开关控制部。
4.根据权利要求1记载的半导体装置， 上述多个第一焊盘沿上述半导体芯片的至少一边配置为直线状。
5.根据权利要求1记载 的半导体装置， 上述多个第一焊盘配置在上述半导体装置的内部。
6.根据权利要求1记载的半导体装置， 上述多个第一焊盘的一部分沿上述半导体芯片的至少一边配置为直线状，上述多个第一焊盘的剩余的一部分配置在上述半导体装置的内部。
7.根据权利要求5记载的半导体装置， 配置在上述半导体装置的内部的上述多个第一焊盘层叠在配置有上述ESD保护电路的层之上。
8.根据权利要求6记载的半导体装置， 配置在上述半导体装置的内部的上述多个第一焊盘层叠在配置有上述ESD保护电路的层之上。
9.根据权利要求2记载的半导体装置， 上述外部电极包括球电极。
10.根据权利要求9记载的半导体装置， 上述外部电极形成在与上述多个ESD保护电路不同的层上。
11.根据权利要求10记载的半导体装置， 上述半导体装置以晶片级芯片尺寸封装WLCSP构成。
12.根据权利要求10记载的半导体装置， 上述外部电极包括输入信号的电极。
13.根据权利要求5记载的半导体装置， 上述半导体装置的半导体芯片具有矩形状， 上述多个第一焊盘沿与矩形的上述半导体芯片的至少一边正交的方向配置。
14.根据权利要求6记载的半导体装置， 上述半导体装置的半导体芯片具有矩形状， 上述多个第一焊盘沿与矩形的上述半导体芯片的至少一边正交的方向配置。
15.一种半导体装置，具备:至少一个焊盘； 多个ESD保护电路； 开关部，插入上述多个ESD保护电路的输入部之间；以及 I / O电路，连接有上述多个ESD保护电路的输出端， 上述一个焊盘，与直接连接的第一 ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二 ESD保护电路连接。
16.根据权利要求15记载的半导体装置， 还具备与上述多个第一焊盘连接的外部电极， 上述多个第一焊盘通过键合引线分别与上述外部电极连接。
17.根据权利要求16记载的半导体装置， 上述外部电极包括球电极。
18.根据权利要求17记载的半导体装置， 上述外部电极形成在与上述多个ESD保护电路不同的层上。
19.根据权利要求18记载的半导体装置， 上述半导体装置以晶片 级芯片尺寸封装WLCSP构成。
20.根据权利要求16记载的半导体装置， 上述外部电极包括输入信号的电极。
【文档编号】H01L27/02GK103681654SQ201310318354
【公开日】2014年3月26日 申请日期:2013年7月26日 优先权日:2012年9月10日
【发明者】濑田涉二 申请人:株式会社东芝
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