具有双平行沟道结构的半导体器件及其制造方法
【专利摘要】一种半导体器件，包括：基板，具有掺杂成第一导电类型的漂移区；沟槽，通过垂直地蚀刻基板的上表面而形成；栅极，沿着沟槽的侧壁布置；栅氧化物层，布置在沟槽的侧壁与栅极之间以及在沟槽的底表面与栅极之间；第一导电类型的第一源极区，形成在基板的上表面上；第一导电类型的第二源极区，形成在沟槽的底表面上；第一阱区，形成在第一源极区与漂移区之间；以及第二阱区，形成在第二源极区与漂移区之间，其中第一和第二阱区被掺杂成第二导电类型，该第二导电类型与第一导电类型电学上相反。
【专利说明】具有双平行沟道结构的半导体器件及其制造方法
【技术领域】
[0001]本发明公开了具有双平行沟道结构的半导体器件及其制造方法，更具体地，公开了具有能够降低通导电阻并防止大电场施加到在栅极下面的栅氧化物层的双平行沟道结构的高功率半导体器件及其制造方法。
【背景技术】
[0002]在用于接收将转换为多个器件所需的电压或将被分配的主电力的电力转换系统中，功率开关器件的功能是重要的。例如，通过基于半导体材料(诸如硅、GaN或SiC)的晶体管，例如金属氧化物半导体场效应晶体管(M0SFET)，可以实现功率开关器件。功率开关器件需要具有高的击穿电压。为了获得通导电阻减小、高密度集成和快速切换的特性，正在进行对于功率开关器件的大量研究。
[0003]例如，沟槽栅极结构的场效应晶体管(FET)在大电流和高密度集成方面是有利的，在该沟槽栅极结构的FET中垂直地形成沟槽并且栅氧化物层和栅极形成在沟槽中。然而，在沟槽栅极结构的FET中，由于在栅极下面的栅氧化物层暴露于漏极，该漏极形成在基板下面，所以当在截止状态下高电压施加到漏极时，大的电场集中到在栅极下面的栅氧化物层。因此，在达到击穿电压之前，绝缘击穿会通过栅氧化物层而产生。
[0004]另一方面，由于低的沟道迁移率，导致难以将使用SiC的MOSFET投入商业使用。因此，例如，正在进行通过氮化工艺改善迁移率的研究。然而，由于阈值电压随着迁移率增大而降低，所以存在对于改善迁移率的限制。
【发明内容】
[0005]提供了一种大功率半导体器件，其具有能够使阈值电压的降低最小化、减小通导电阻和防止大电场施加到在其下面的栅氧化物层的双平行沟道结构。
[0006]此外，提供了一种制造该大功率半导体器件的方法。
[0007]根据实施方式，可以提供一种半导体器件，其包括:基板，具有掺杂成第一导电类型的漂移区；沟槽，通过垂直地蚀刻基板的上表面而形成；栅极，沿着沟槽的侧壁布置；栅氧化物层，布置在沟槽的侧壁与栅极之间以及在沟槽的底表面与栅极之间；第一导电类型的第一源极区，形成在基板的上表面上；第一导电类型的第二源极区，形成在沟槽的底表面上；第一阱区，形成在第一源极区与漂移区之间；以及第二阱区，形成在第二源极区与漂移区之间，其中第一和第二阱区被掺杂成第二导电类型，该第二导电类型与第一导电类型电学上相反。
[0008]半导体器件可以还包括:漏电极，布置在基板的下表面上；源电极，形成在基板上和在沟槽中以电连接到第一和第二源极区；以及层间绝缘层，覆盖栅极和栅氧化物层，使得栅极和栅氧化物层不接触源电极。
[0009]半导体器件可以还包括:第一欧姆接触层，布置在第一阱区与源电极之间以在源电极与第一源极区之间提供欧姆接触；以及第二欧姆接触层，布置在第二源极区的中心部以邻近第二源极区，从而在源电极与第二源极区之间提供欧姆接触。
[0010]第一欧姆接触层可以布置在第一阱区上以邻近第一源极区。第二欧姆接触层可以布置在第二阱区上以邻近第二源极区。
[0011 ] 第一和第二欧姆接触层可以被第二导电类型掺杂。
[0012]基板可以包括下部区域和形成在下部区域上的漂移区。下部区域和漂移区可以被掺杂成第一导电类型，漂移区的掺杂浓度可以比下部区域的掺杂浓度低。
[0013]基板的下部区域可以被N+掺杂，漂移区可以被N掺杂。
[0014]栅极可以沿着沟槽的侧壁形成为圆环形或多边环形，或者线形。
[0015]栅氧化物层可以形成在沟槽的底表面的边缘处并且沿着沟槽的侧壁形成，使得沟槽的底表面的中心部可以被部分地暴露。
[0016]第二源极区可以部分地形成在沟槽的底表面的中心部。第二源极区的边缘可以面对栅极。
[0017]第一源极区可以布置为面对栅极的侧表面的上部。第二源极区可以布置在栅极下面以面对栅极的底表面。
[0018]例如，第一和第二源极区可以被N+掺杂。
[0019]第一阱区可以形成在整个第一源极区上方。第二阱区可以完全围绕第二源极区的底表面和侧壁。
[0020]围绕第二源极区的侧壁的一部分第二阱区可以面对栅极的底表面。
[0021]例如，第一和第二阱区可以被P掺杂。
[0022]根据另一实施方式的方面，可以提供一种制造半导体器件的方法，其包括:垂直地蚀刻基板的上表面以形成沟槽，该基板包括下部区域和在下部区域上的漂移区，基板的下部区域和漂移区被掺杂成第一导电类型；将基板的上表面和沟槽的底表面掺杂成第二导电类型以形成第一阱区和第二阱区；在第一阱区和第二阱区上分别形成第一源极区和第二源极区，第一和第二源极区被掺杂成第一导电类型；在沟槽的底表面的边缘和沟槽的侧壁上形成栅绝缘层；以及在位于沟槽的底表面的边缘处的栅绝缘层上并且沿着沟槽的侧壁形成栅极。
[0023]例如，基板的下部区域可以被N+掺杂，漂移区可以被N掺杂。
[0024]当对准键形成在基板的表面上时可以执行沟槽的形成。
[0025]该方法可以还包括控制蚀刻深度以使得沟槽的底表面位于漂移区中。
[0026]形成第一阱区和第二阱区可以包括:形成围绕沟槽的侧壁的掩模，使得仅暴露沟槽的底表面的中心部并且该底表面的边缘被覆盖；以及将基板的上表面掺杂成第二导电类型以形成第一阱区，将沟槽的暴露的底表面掺杂成第二导电类型以形成第二阱区。
[0027]形成掩模可以包括:在基板的上表面和沟槽的侧壁及底表面上沉积掩模材料；以及部分地留下在沟槽的侧壁上的掩模材料，并且利用各向异性蚀刻去除其余的掩模材料。
[0028]例如，形成第一源极区和第二源极区可以包括:增大掩模的厚度以用掩模覆盖第二阱区的边缘；以及将在基板的上表面上的第一阱区掺杂成第一导电类型以形成第一源极区，以及将第二阱区的暴露的部分掺杂成第一导电类型以形成第二源极区，使得第二阱区完全围绕第二源极区的下表面和侧表面。
[0029]例如，第一和第二源极区可以被N+掺杂，第一和第二阱区可以被P掺杂。[0030]该方法可以还包括将第一源极区的边缘以及第二源极区的中心部掺杂成第二导电类型以形成第一欧姆接触层和第二欧姆接触层。
[0031]形成栅氧化物层和栅极可以包括:在基板的上表面上以及在沟槽的侧壁和底表面上形成栅氧化物层达到均匀厚度；沿着栅氧化物层沉积栅极材料；以及部分地留下在沟槽的侧壁上的栅极材料，并且利用各向异性蚀刻去除其余的栅极材料以形成栅极。
[0032]该方法可以还包括:在基板的上表面上以及在沟槽的侧壁和底表面上形成层间绝缘层以覆盖栅极和栅氧化物层；部分地去除覆盖第一和第二源极区的栅氧化物层和层间绝缘层以暴露出部分的第一和第二源极区；以及在基板的上表面上以及在沟槽中沉积导电材料以形成源电极。
【专利附图】
【附图说明】
[0033]通过参考附图详细描述本发明的示范实施方式，本发明的上述及其他特征和优点将变得更明显，附图中:
[0034]图1是示意示出根据实施方式的半导体器件的结构的截面图；
[0035]图2是示出图1中的半导体器件的栅极结构的示意透视图；
[0036]图3是示出图1中示出的半导体器件的沟槽内部的平面图；
[0037]图4是示意地示出沿图3的B-B’线获得的半导体器件结构的截面图；以及
[0038]图5A至图51是示意地示出图4中示出的制造半导体器件的工艺的截面图。
【具体实施方式】
[0039]在下文，将参考附图详细描述具有双平行沟道结构的半导体器件以及制造该半导体器件的方法。在附图中，相同的附图标记表示相同的元件，并且为了清楚和方便，夸大了元件的尺寸。在下文描述的实施方式仅是示范性的并且可以对其进行不同的改变。当层被称为“在”另一层或基板“上”时，它可直接在另一层或基板上，或者也可以存在居间层。
[0040]图1是示意地示出根据实施方式的半导体器件的结构的截面图。
[0041]参考图1，根据实施方式的半导体器件100可包括:具有漂移区102的基板110，该漂移区102掺杂成第一导电类型；沟槽103，通过垂直地蚀刻基板110的上表面而形成；栅极107，沿着沟槽103的内侧壁布置；栅氧化物层108，布置在沟槽103的侧壁与栅极107之间以及在沟槽103的底表面与栅极107之间；第一源极区105a，形成在基板110的上表面上；第二源极区105b，形成在沟槽103的底表面上；第一阱区104a，形成在第一源极区105a与漂移区102之间；以及第二阱区104b，形成在第二源极区105b与漂移区102之间。另外，半导体器件100可进一步包括:漏电极109，布置在基板110的下表面上；源电极125，形成在基板110上并且在沟槽103中以电连接到第一和第二源极区105a和105b ;层间绝缘层120，覆盖栅极107和栅氧化物层108，使得栅极107和栅氧化物层108不接触源电极125。
[0042]根据本实施方式，半导体器件100可以是可用作功率开关器件的大功率晶体管，特别地，可以是沟槽栅极结构的大功率金属氧化物半导体场效应晶体管(M0SFET)。因此，基板110可具有以低浓度掺杂的漂移区102，使得半导体器件100具有耐电压特性。例如，基板110的下部101被N+掺杂，以用作漏极区，基板110的上部可以是漂移区102，该漂移区102以比N+掺杂浓度更低的浓度被N掺杂，用于耐电压特性。例如，包括漂移区102的基板110可由半导体材料例如娃和碳化娃(SiC)形成。
[0043]通过垂直地蚀刻基板110的上表面，特别是漂移区102的一部分，可形成沟槽103。在图1中，看起来两个栅极107形成在沟槽103的两个侧壁上。然而，示出为在沟槽103的两个侧壁上的栅极107彼此连接以形成一个栅极。例如，如图2所示，一个环形栅极107可沿着沟槽103的侧壁形成。在图2中，沟槽103和栅极107是正方形。然而，以上仅是示范性的，本实施方式不限于此。沟槽103和栅极107的形状可考虑到基板110的材料的晶体结构和制造工艺的效率而适当地选择，例如，可以是圆形环或诸如六边形环的多边形环，或直线形。
[0044]栅氧化物层108插置在栅极107与沟槽103之间，使得栅极107不直接接触沟槽103的底表面或侧壁。栅氧化物层108可以由硅氧化物、硅氮化物或具有高介电常数(高K)的另一介电材料形成。如图1和图2所示，栅氧化物层108可以布置在沟槽103的侧壁与栅极107之间以及在沟槽103的底部与栅极107之间。由于栅氧化物层108在沟槽103的底表面的边缘处并且沿着沟槽103的侧壁形成，所以沟槽103的底表面的中心部可以被部分地暴露。
[0045]另外，栅极107的不接触栅氧化物层108的其余表面可以用层间绝缘层120覆盖。层间绝缘层120可完全覆盖栅极107和栅氧化物层108，使得栅极107和栅氧化物层108不接触源电极125，并且层间绝缘层120可以延伸到第一源极区105a的上表面。另外，层间绝缘层120可以延伸到沟槽103的底表面的边缘。因此，由于沟槽103的底表面的中心可以暴露于外部，所以填入沟槽103中的源电极125可以电连接到形成在沟槽103的底表面上的第二源极区105b。层间绝缘层120可以由与栅氧化物层108相同的材料形成。另外，源电极125可以从沟槽103延伸到基板110的上表面，以电连接到第一源极区105a。
[0046]第一源极区105a和第二源极区105b可以分别形成在基板110的上表面上和沟槽103的底表面上。参考图1，第一源极区105a可以形成在基板110的没有被蚀刻的上表面(即，在沟槽103的侧壁的上部区域中)上。另一方面，第二源极区105b可以不形成在沟槽103的整个底表面上而是可以部分地形成在沟槽103的底表面的中心。例如，第二源极区105b可以形成为具有一尺寸，使得第二源极区105b的边缘面对栅极107。因此，第一源极区105a可以布置为面对在栅极107的上部中的栅极107的侧表面，第二源极区105b可以布置为在栅极107下面、面对栅极107的底表面。第一和第二源极区105a和105b可以类似于基板110被掺杂成第一导电类型。例如,第一和第二源极区105a和105b可以被N+掺杂。
[0047]另外，第一阱区104a和第二阱区104b可以分别形成在第一源极区105a与漂移区102之间以及在第二源极区105b与漂移区102之间。第一阱区104a和第二阱区104b可降低电场的强度，使得极大的电场没有施加到栅氧化物层108。第一阱区104a可以形成在第一源极区105a的整个区域上，使得第一源极区105a不直接接触漂移区102。另外，如图1所示，第二阱区104b可以形成为围绕第二源极区105b的下表面和侧表面，使得第二源极区105b不直接接触漂移区102。例如，第二阱区104b可以形成为具有一尺寸，使得第二阱区104b的边缘面对栅极107的外壁。例如，围绕第二源极区105b的侧壁的一部分第二阱区104b可面对栅极107的底表面。第一和第二讲区104a和104b可以掺杂成第二导电类型，第二导电类型与第一导电类型电学上相反。例如，第一和第二阱区104a和104b可以被P掺杂。
[0048]为了在源电极125与第一源极区105a之间提供欧姆接触层，第一欧姆接触层106a可以进一步布置在第一阱区104a与源电极125之间。例如，第一欧姆接触层106a可以布置在第一阱区104a上以邻近第一源极区105a，并且可电接触第一源极区105a和源电极125。图3是示出第一欧姆接触层106a的平面图。在图3中，为了方便，源电极125被去除。如图3所示，第一欧姆接触层106a可以例如沿着第一源极区105a的外侧表面线性地形成。因此，第一源极区105a可以位于栅极107与第一欧姆接触层106a之间。
[0049]另外，如图3所示，为了在源电极125与第二源极区105b之间提供欧姆接触，第二欧姆接触层106b可以设置在沟槽103中。第二欧姆接触层106b可以形成在第二源极区105b的中心部，以邻近第二源极区105b。例如，参考图4，S卩，沿图3的B-B’线获得的截面图，第二欧姆接触层106b可以与第二源极区105b —起布置在第二阱区104b上并且可电接触第二源极区105a和源电极125。第一和第二欧姆接触层106a和106b可以以高掺杂浓度掺杂成第二导电类型。例如，第一和第二欧姆接触层106a和106b可以被P+掺杂。另一方面，图1可以是沿图3的A-A’线获得的截面图。
[0050]在具有上述结构的半导体器件100中，当电压施加到栅极107时，电流在第一源极区105a与漏电极109之间流动以及电流在第二源极区105b与漏电极109之间流动。即，如图1的箭头所指示，当半导体器件100导通时，可以形成两个沟道。因此，可以认为，根据本实施方式的半导体器件100具有双平行沟道结构。因此，由于电流可流过两个沟道，半导体器件100的导通电阻Ron可以减小。另外，由于施加到栅氧化物层108的电场的强度可以通过第一阱区104a和第二阱区104b而降低，所以半导体器件100的击穿电压可以增大。特别地，由于第二阱区104b和第二源极区105b布置在沟槽103下面，所以能够防止大电场集中到围绕沟槽103的底表面的栅氧化物层108。
[0051]图5A至图51是示意地示出图4中示出的制造半导体器件的工艺的截面图。在下文，将参考图5A至图51描述根据本实施方式的制造半导体器件100的方法。
[0052]首先，如图5A所示，提供了包括N+掺杂的下部101和N掺杂的漂移区102的基板110。在5A图中，示出了在基板110下面预先形成了漏电极109。然而，本实施方式不限于以上所述。例如，漏电极109可以在完成图51中示出的工艺之后形成。
[0053]当提供基板110时，如图5B所示，在基板110的上表面上形成掩模112并且将其图案化。掩模112可以被图案化使得掩模112的相应于将形成沟槽的位置的一部分被去除并且基板110的上表面的中心部被暴露。然后，如图5C所示，基板110的暴露部分被垂直地蚀刻，使得可以形成沟槽103。此时，蚀刻深度可以被控制，使得沟槽103的底表面位于基板110的漂移区102中。当对准键(未示出)形成在基板110上时可以执行图5B和图5C示出的形成沟槽的工艺。通常，由于在一个基板110上制造多个半导体器件100，所以对准键形成在基板110的上表面的边缘处，使得包括沉积和蚀刻材料的工艺的一系列制造工艺可以在正确的位置执行。由于沟槽103可以在形成对准键的步骤中形成，因此可以不需要附加的工艺来形成沟槽103。
[0054]然后，参考图沟槽103的内侧壁被掩模115围绕。然后，仅沟槽103的底表面的中心部被暴露，底表面的边缘被掩模115覆盖。形成掩模115的工艺可包括例如在基板110的上表面和沟槽103的侧壁及底表面上沉积掩模材料达到均匀厚度的步骤以及通过各向异性蚀刻去除沉积的掩模材料的步骤。然后，当掩模材料从基板Iio的上表面和沟槽103的底表面的中心部被完全地除去时，掩模材料部分地留在沟槽103的内侧壁上，使得可以形成掩模115。当通过上述方法形成掩模115时，因为用于图案化掩模115的光刻和刻蚀工艺可以被省略，所以可以降低关于半导体器件100的制造成本和时间。
[0055]在沟槽103的内侧壁上形成掩模115之后，如图所示，通过利用例如离子注入，P型杂质注入到基板110的上表面和沟槽103的暴露底表面中。然后，P掺杂的第一和第二阱区104a和104b可以形成在基板110的上表面和沟槽103的底表面中。
[0056]然后，如图5E所示，掩模115的厚度增大，使得掩模115’进一步形成在沟槽103的内侧壁上。例如，在图中示出的掩模115没有被去除的状态下，可以进一步执行沉积掩模材料和各向异性蚀刻被沉积的掩模材料的工艺。然后，可以形成比图中示出的掩模115更厚的掩模115’。因此，掩模115’覆盖第二阱区104b的边缘。
[0057]然后，通过利用例如离子注入，η型杂质注入到第一阱区104a和沟槽103中的第二阱区104b的暴露部分中，该第一阱区104a形成在基板110的上表面中。然后，N+掺杂的第一和第二源极区105a和105b可以分别形成在第一阱区104a和第二阱区104b上。此时，注入能量被适当地控制以使得第一和第二源极区105a和105b的深度不大于第一阱区104a和第二阱区104b的深度。另一方面，因为掩模115’形成在第二阱区104b的边缘处，所以可以仅在第二阱区104b的中心部中部分地形成第二源极区105b。
[0058]然后，如图5F所示，在沟槽103的内侧壁上的掩模115’被完全去除。然后，在基板Iio的上表面上以及沟槽103中形成掩模116达到均匀厚度之后，掩模116被图案化以使得第一源极区105a的一部分和第二源极区105b的一部分被暴露。例如，掩模116可以被图案化以使得第一源极区105a的外边缘被暴露并且第二源极区105b的中心部被暴露。在图案化掩模116之后，通过利用离子注入，P型杂质可以注入到暴露的第一源极区105a和暴露的第二源极区105b中。然后，P+掺杂的第一和第二欧姆接触层106a和106b可以分别形成在第一阱区104a和第二阱区104b上。
[0059]然后，如图5G所示，掩模116被去除，栅氧化物层108可以形成在基板110的上表面和沟槽103的侧壁及底表面上达到均匀厚度。在形成栅氧化物层108之后，可以沿着沟槽103的内侧壁形成栅极107。形成栅极107的方法可以与形成掩模115的上述方法相同。例如，在沿着栅氧化物层108沉积栅极材料达到均匀厚度之后，在基板110的上表面上和在沟槽103的底表面的中心部中的栅极材料可以通过各向异性蚀刻被去除。然后，仅在沟槽103的内侧壁上部分地留下了栅极材料，使得可以形成栅极107。当通过上述方法形成栅极107时，可以省略用于图案化栅极107的光刻和刻蚀工艺。因此，可以降低关于半导体器件100的制造成本和时间。
[0060]在形成栅极107之后，如图5H所示，层间绝缘层120可以形成在基板110的上表面和沟槽103的侧壁和底表面上达到均匀厚度，以覆盖栅极107和栅氧化物层108。在此，栅氧化物层108和层间绝缘层120可以由相同的材料形成。
[0061]最后，参考图51，覆盖第一和第二源极区105a和105b的栅氧化物层108和层间绝缘层120被部分地去除，使得部分的第一和第二源极区105a和105b被暴露。此时，整个第一和第二欧姆接触层106a和106b可以被完全暴露。然后,诸如金属的导电材料沉积在基板110的上表面上以及在沟槽103中，使得可以形成源电极125。[0062]虽然已经参考其示范实施方式具体显示和描述了根据本发明的具有双平行沟道结构的半导体器件及其制造方法，然而本领域的普通技术人员将理解在不脱离由权利要求所界定的本发明的精神和范围的情况下，可以作出形式和细节上的不同变化。
[0063]本申请要求于2013年I月14日向韩国专利局提交的韩国专利申请N0.10-2013-0004038的优先权，其全部内容通过引用结合在此。
【权利要求】
1.一种半导体器件，包括: 基板，具有掺杂成第一导电类型的漂移区； 沟槽,通过垂直地蚀刻所述基板的上表面而形成； 栅极，沿着所述沟槽的侧壁布置； 栅氧化物层，布置在所述沟槽的所述侧壁与所述栅极之间以及在所述沟槽的底表面与所述栅极之间； 第一导电类型的第一源极区，形成在所述基板的所述上表面上； 第一导电类型的第二源极区，形成在所述沟槽的所述底表面上； 第一阱区，形成在所述第一源极区与所述漂移区之间；以及 第二阱区，形成在所述第二源极区与所述漂移区之间， 其中所述第一阱区和所述第二阱区被掺杂成第二导电类型，该第二导电类型与第一导电类型电学上相反。
2.如权利要求1所述的半导体器件，还包括: 漏电极，布置在所述基板的下表面上； 源电极，形成在所 述基板上和所述沟槽中以电连接到所述第一和第二源极区；以及层间绝缘层，覆盖所述栅极和所述栅氧化物层，使得所述栅极和所述栅氧化物层不接触所述源电极。
3.如权利要求2所述的半导体器件，还包括: 第一欧姆接触层，布置在所述第一阱区与所述源电极之间以在所述源电极与所述第一源极区之间提供欧姆接触；以及 第二欧姆接触层，布置在所述第二源极区的中心部以邻近所述第二源极区，从而在所述源电极和所述第二源极区之间提供欧姆接触， 其中所述第一和第二欧姆接触层被掺杂成第二导电类型。
4.如权利要求3所述的半导体器件， 其中所述第一欧姆接触层布置在所述第一阱区上以邻近所述第一源极区，以及 其中所述第二欧姆接触层布置在所述第二阱区上以邻近所述第二源极区。
5.如权利要求1所述的半导体器件， 其中所述基板包括下部区域和形成在所述下部区域上的漂移区，以及其中所述下部区域和所述漂移区被掺杂成第一导电类型，漂移区的掺杂浓度比所述下部区域的掺杂浓度低， 其中所述基板的所述下部区域被N+掺杂，所述漂移区被N掺杂。
6.如权利要求1所述的半导体器件，其中所述栅极沿着所述沟槽的所述侧壁形成为圆环形或多边环形，或者线形。
7.如权利要求1所述的半导体器件，其中所述栅氧化物层形成在所述沟槽的所述底表面的边缘处并且沿着所述沟槽的所述侧壁形成，使得所述沟槽的所述底表面的所述中心部被部分地暴露。
8.如权利要求1所述的半导体器件， 其中所述第二源极区部分地形成在所述沟槽的所述底表面的中心部， 其中所述第二源极区的边缘面对所述栅极，其中所述第一源极区布置为面对所述栅极的侧表面的上部，以及 其中所述第二源极区布置在所述栅极下面以面对所述栅极的底表面。
9.如权利要求1所述的半导体器件，其中所述第一和第二源极区被N+掺杂，所述第一和第二阱区被P掺杂。
10.如权利要求1所述的半导体器件， 其中所述第一阱区形成在整个第一源极区上， 其中所述第二阱区完全围绕所述第二源极区的底表面和侧壁，以及 其中围绕所述第二源极区的侧壁的一部分所述第二阱区面对所述栅极的所述底表面。
11.一种制造半导体器件的方法，包括: 垂直地蚀刻基板的上表面以形成沟槽，该基板包括下部区域和在所述下部区域上的漂移区，所述基板的下部区域和漂移区被掺杂成第一导电类型； 将所述基板的上表面和所述沟槽的底表面掺杂成第二导电类型以形成第一阱区和第二阱区； 在所述第一阱区和所述第二阱区上分别形成第一源极区和第二源极区，所述第一和第二源极区被掺杂成第一导电类型； 在所述沟槽的底表面的边缘和所述沟槽的侧壁上形成栅绝缘层；以及在位于所述沟槽的底表面的边缘处的所述栅绝缘层上并且沿着所述沟槽的侧壁形成栅极。
12.如权利要求11所述的方法，还包括控制蚀刻深度以使得所述沟槽的底表面位于所述漂移区中。
13.如权利要求11所述的方法，其中形成所述第一阱区和所述第二阱区包括: 形成围绕所述沟槽的侧壁的掩模，使得仅暴露所述沟槽的所述底表面的中心部并且所述底表面的边缘被覆盖；以及 将所述基板的所述上表面掺杂成第二导电类型以形成第一阱区，将所述沟槽的暴露的底表面掺杂成第二导电类型以形成第二阱区。
14.如权利要求13所述的方法，其中形成所述掩模包括: 在所述基板的所述上表面和所述沟槽的所述侧壁及所述底表面上沉积掩模材料；以及部分地留下在所述沟槽的所述侧壁上的所述掩模材料，并且利用各向异性蚀刻去除其余的掩模材料。
15.如权利要求13所述的方法，其中形成所述第一源极区和所述第二源极区包括: 增大所述掩模的厚度以用所述掩模覆盖所述第二阱区的边缘；以及 将在所述基板的所述上表面上的所述第一阱区掺杂成第一导电类型以形成所述第一源极区，将所述第二阱区的暴露的部分掺杂成第一导电类型以形成所述第二源极区，使得所述第二阱区完全围绕所述第二源极区的下表面和侧表面。
16.如权利要求15所述的方法， 其中所述基板的所述下部区域被N+掺杂， 其中所述漂移区被N掺杂， 其中所述第一和第二源极区被N+掺杂，以及 其中所述第一和第二阱区被P掺杂。
17.如权利要求15所述的方法，还包括将所述第一源极区的边缘以及所述第二源极区的中心部掺杂成第二导电类型以形成第一欧姆接触层和第二欧姆接触层。
18.如权利要求11所述的方法，其中形成所述栅氧化物层和所述栅极包括: 在所述基板的所述上表面上以及在所述沟槽的所述侧壁和所述底表面上形成栅氧化物层达到均匀厚度； 沿着所述栅氧化物层沉积栅极材料；以及 部分地留下在所述沟槽的所述侧壁上的所述栅极材料，并且利用各向异性蚀刻去除其余的栅极材料以形成栅极。
19.如权利要求18所述的方法，还包括: 在所述基板的所述上表面上以及在所述沟槽的所述侧壁和所述底表面上形成层间绝缘层以覆盖所述栅极和所述栅氧化物层； 部分地去除覆盖所述第一和第二源极区的所述栅氧化物层和所述层间绝缘层以暴露出部分的所述第一和第二源极区；以及 在所述基板的所述上表面上以及在所述沟槽中沉积导电材料以形成源电极。
20.如权利要求11所述的方法， 其中所述第一源极区形成为面对所述栅极的侧表面的上部， 其中所述第二源极区形成在所述栅极下面以面对所述栅极的底表面， 其中所述第一阱区形成在整个 第一源极区上方， 其中所述第二阱区形成为完全围绕所述第二源极区的底表面和侧壁，以及其中围绕所述第二源极区的侧壁的一部分所述第二阱区形成为面对所述栅极的所述底表面。
【文档编号】H01L29/10GK103928516SQ201310376017
【公开日】2014年7月16日 申请日期:2013年8月26日 优先权日:2013年1月14日
【发明者】严昌镕, 申在光 申请人:三星电子株式会社