碳化硅沟槽型半导体器件及其制作方法
【专利摘要】本发明涉及一种沟槽型半导体器件的制作方法。该方法包括在依次具有第一导电类型的基底、漂移层、沟道层的半导体衬底上淀积第一掩膜层和第二掩膜层，利用形成在第二掩膜层中的图形刻蚀沟道层形成沟槽；各向同性地在沟槽底部、沟道侧壁和第二掩膜层上淀积第三掩膜层；各向异性地刻蚀第三掩膜层，剩余沟道顶部的第一掩膜层和第二掩膜层以及沟道侧壁上的第三掩膜层；以所述剩余的第一掩膜层、第二掩膜层和第三掩膜层作为掩膜，对沟槽底部漂移层中暴露的区域进行离子注入，在漂移层中形成第二导电类型的离子注入区。去除第二掩膜层。选择性的在所述沟槽底部暴露的离子注入区上外延生长第二导电类型的外延层；去除剩余的第一掩膜层和第三掩膜层以暴露有源区结构，并形成电极层。
【专利说明】碳化硅沟槽型半导体器件及其制作方法
【技术领域】
[0001]本发明涉及半导体器件及制作方法【技术领域】，特别涉及一种碳化硅沟槽型半导体器件及其制作方法。
【背景技术】
[0002]双极型器件具有少数载流子电导率调制作用，因此双极型高压器件依旧具有非常低的导通电阻。但是，由于过剩载流子的存在，双极型器件的开关损耗很大，开关频率低。因此，双极型器件一般适用于高压低频开关场合。相反，单极型器件工作时没有过剩载流子存在，其开关损耗低，开关速率高。但是，单极型器件的导通电阻因没有少数载流子进行电导率的调制而变得很大。因此，单极型器件往往适用于低压高频开关场合。对硅器件而言，单极型器件的工作电压往往被限制在1000V以下。
[0003]碳化硅具有是硅约3倍宽的禁带宽度(Eg=3.26eV，硅Eg=L 12eV)和高的热导率，因此在阻断电压、高功率和功率密度、工作频率以及工作温度上比硅器件具有更优越的性能。碳化娃具有约10倍于娃的临界电场。同样电压规格的碳化娃器件与娃器件相比较而言，碳化硅器件的漂移层掺杂浓度为硅器件的100倍，碳化硅器件的漂移层厚度仅为硅器件的1/10，碳化硅器件的漂移层导通电阻较硅器件约低3个数量级。因此，碳化硅单极型器件能够适用于3000V以上的工作条件。碳化硅单极型器件包括肖特基二极管、JFET (结型场效应晶体管)和MOSFET (金属-氧化物-半导体-场效应晶体管)等。为了提高击穿电压肖特基二极管通常采用JBS (结势垒肖特基二极管)结构。通过在N型肖特基表面嵌入P型区，JBS结构在反向电压下利用PN结耗尽导电沟道减少泄露电流，可以做到接近PN 二极管的耐压。JBS结构中PN结的深度对实现器件的高耐压和低泄漏电流非常关键。碳化硅器件中为得到上述PN结所进行的选择性掺杂是通过离子注入实现的，在注入过程中需要很高的离子注入能量。譬如，0.5 μ m的注入射程需要约400keV以上的注入能量，而I μ m的注入射程需要IMeV以上的能量。碳化硅材料的注入特点首先对注入设备提出了很高的要求；其次，高的离子注入能量容易对被注入材料的晶格造成很大损伤；并且深注入所要求的厚的掩膜阻挡层在工艺实现方面也有一定的难度。虽然沟槽型JBS结构可以用沟槽来降低器件对结深的要求，因而可以避免过高能量的注入，但是，由于存在着掩膜对离子束的散射作用以及用于注入的离子束并非绝对地垂直于晶圆表面(如图1所示)，沟槽型JBS在形成过程中往往不可避免地对侧壁进行了注入，这容易引起损伤和缺陷，使沟道的导通电阻增加。
[0004]现有技术中，适用于高压的JFET通常为沟槽型JFET。制备沟槽型JFET时，通常采用刻蚀和离子注入的方式形成沟槽和栅。但是，该方法制备的沟槽型JFET存在沟道侧壁被注入离子的缺点。这容易引起侧壁损伤并引入缺陷，使沟道的导通电阻增加。如图2所示，该方法的另一个缺点是在沟道侧壁靠近源极的区域容易形成不可靠的重掺杂PN结，该不可靠的PN结容易被击穿，从而造成漏电。
[0005]如图3所示，沟槽型JFET的另一种制备方法是在通过离子注入形成栅的过程中，主动地对沟道侧壁进行离子注入。该方法中用于注入的离子束除了包括垂直于晶圆表面的平行离子束还包括了与晶圆表明呈一定倾角的离子束。在对沟槽底部进行离子注入时离子束同时对沟道侧壁进行掺杂，使沟道侧壁与沟槽底一起形成栅，例如美国专利US7479672和US7834376公开了该方法。该方法也存在沟道侧壁靠近源极的区域容易形成不可靠重掺杂PN结的缺点。沟道侧壁被注入离子后会带来晶格缺陷、减少沟道宽度，从而使沟道的导通电阻增大。另外，沟道侧壁被离子注入后将使栅极的PN结面积增加，并使栅源电容和栅漏电容增大，导致JFET的开关性能变差。
[0006]因此，需要一种能够克服上述缺陷形成具有良好的沟道的沟槽型半导体器件的制作方法。
【发明内容】
[0007]根据本发明的一个方面，提供一种沟槽型半导体器件的制作方法，该方法包括如下步骤:
[0008]在第一导电类型的衬底上依次外延生长第一导电类型的漂移层和第一导电类型的沟道层；
[0009]在所述沟道层上依次淀积第一掩膜层和第二掩膜层，并在该第二掩膜层中形成掩膜图形；
[0010]将形成有掩膜图形的第二掩膜层作为掩膜，刻蚀第一掩膜层和沟道层至所述漂移层或略微进入所述漂移层，形成沟槽；
[0011]各向同性地在所述沟槽底部、沟槽侧壁和第二掩膜层上淀积第三掩膜层；
[0012]各向异性地刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层，剩余沟槽顶部的第一掩膜层和第二掩膜层以及沟槽侧壁上的第三掩膜层；
[0013]以所述剩余的第二掩膜层、第一掩膜层和第三掩膜层作为掩膜，对沟槽底部漂移层中暴露的区域进行离子注入，在漂移层中形成第二导电类型的离子注入区以与漂移层形成PN 二极管，所述第二导电类型与所述第一导电类型相反；
[0014]选择性的去除第二掩膜层，保留第一掩膜层和第三掩膜层；
[0015]选择性的在所述沟槽底部暴露的离子注入区上外延生长第二导电类型的外延层；
[0016]去除剩余的第一掩膜层和第三掩膜层以暴露有源区结构；
[0017]分别在衬底的远离漂移层的一侧形成第一电极层，在所述暴露的有源区结构上形成第二电极层。
[0018]优选地，所述漂移层(712)的掺杂浓度为l*1014-l*1017cm_3，优选地，其厚度为5—100 μ m0
[0019]优选地，所述沟道层(713)的掺杂浓度大于或等于漂移层(712)的掺杂浓度，优选地大于漂移层的掺杂浓度；优选地，所述沟道层的掺杂浓度为l*1015-l*1018cm_3 ;优选地，所述沟道层的厚度大于或等于500nm。
[0020]优选地，所述形成第二电极层的步骤包括在所述暴露的有源区结构上形成肖特基金属层的步骤。
[0021]优选地，该方法进一步包括对所述肖特基金属层的退火步骤。
[0022]优选地，所述离子注入的掺杂浓度为约l*1016cm_3至l*1018cm_3，所述第二导电类型外延层的掺杂浓度为约l*1015cnT3至l*1017cnT3。
[0023]优选地，所述离子注入的浓度为约l*1017cm_3至l*1019cm_3，所述第二导电类型外延层的掺杂浓度大于离子注入区的掺杂浓度。
[0024]优选地，在所述外延生长第二导电类型的外延层的步骤后，该方法进一步包括，以所述保留的第一掩膜层和第三掩膜层作为掩膜，在所形成的第二导电类型的外延层上形成第二导电类型的欧姆接触金属层。
[0025]根据本发明的另一方面，提供一种沟槽型半导体器件的制作方法，其特征在于，该方法包括如下步骤:
[0026]在自下而上依次包括第一导电类型的基底、第一导电类型的漂移层、第一导电类型的沟道层的半导体衬底上形成第一导电类型的帽子层；
[0027]在所述帽子层上依次淀积第一掩膜层和第二掩膜层，并在该第二掩膜层中形成掩膜图形；
[0028]将形成有掩膜图形的第二掩膜层作为掩膜，刻蚀所述第一掩膜层、帽子层和沟道层至所述漂移层或略微进入所述漂移层，形成沟槽；
[0029]各向同性地在所述沟槽底部、沟槽侧壁和第二掩膜层上淀积第三掩膜层；
[0030]各向异性地刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层，剩余沟槽顶部的第二掩膜层和第一掩膜层，以及沟槽侧壁上的第三掩膜层；
[0031]以所述剩余的第一掩膜层、第二掩膜层和第三掩膜层作为掩膜，对沟槽底部漂移层中暴露的区域进行离子注入，在漂移层中形成第二导电类型的离子注入区以与漂移层形成PN 二极管，所述第二导电类型与所述第一导电类型相反；
[0032]选择性的去除第二掩膜层，保留第一掩膜层和第三掩膜层；
[0033]选择性的在所述沟槽底部暴露的离子注入区上外延生长第二导电类型的外延层；
[0034]去除剩余的第一掩膜层和第三掩膜层，得到的结构在有源区一侧包括漂移层，位于沟槽底部的离子注入区，其上的第二导电类型的外延层以及沟道层台面；
[0035]在所述有源区表面上形成SiO2层；
[0036]通过刻蚀工艺分别在沟槽底部和台面顶部至少部分地去除所述SiO2层得到用于形成欧姆接触的窗口，
[0037]在衬底的远离漂移层的一侧形成第一导电类型的欧姆接触；
[0038]在所述沟槽底部的窗口中形成第二导电类型的欧姆接触；和
[0039]在所述台面顶部的窗口中形成第一导电类型的欧姆接触。
[0040]优选地,在有源区表面上形成SiO2层的步骤包括，
[0041 ] 通过热氧化形成SiO2层，以及
[0042]通过CVD形成SiO2层。
[0043]优选地本发明具有如下有益效果:
[0044](I)根据本发明的方法在离子注入时利用掩膜覆盖沟道侧壁，使得沟道侧壁不被离子注入，避免了沟道侧壁因离子注入产生损伤和缺陷，根据本发明的半导体器件的沟道层保持有很高的迁移率和设计宽度。
[0045](2)根据本发明的方法在离子注入时利用掩膜覆盖沟道侧壁，使得沟道侧壁不被离子注入，能够减少栅的面积，从而能够减少栅源电容、栅漏电容。
[0046](3)根据本发明的方法在离子注入时利用掩膜覆盖沟道侧壁，使得沟道侧壁不被离子注入，从而能够抑制通过沟道侧壁漏电，避免形成不可靠的PN结，避免沟道侧壁PN结容易被击穿的问题。
[0047](4)本发明使用同一层掩膜作为离子注入和再外延的掩膜层，并且用自对准的方法进行离子注入和再外延，简化了工艺。
[0048](5)本发明在离子注入步骤后采用了再外延的工艺，在离子注入区表面生长外延层的同时也对注入的离子进行了激活退火，避免了单独的激活退火工艺，由此避免了激活退火步骤导致的有源区表面退化，提高了半导体器件的质量。
【专利附图】
【附图说明】
[0049]图1为现有技术的因掩膜散射造成沟道侧壁被离子注入的示意图；
[0050]图2为现有技术的因沟道侧壁被离子注入引起PN结被击穿的示意图；
[0051]图3为现有技术的因注入的离子束具有发散角造成沟道侧壁被离子注入的示意图；
[0052]图4A-4I为根据本发明实施例1的半导体器件制作工艺步骤示意图；
[0053]图5A-5B为根据本发明实施例2的半导体器件制作工艺步骤示意图；
[0054]图6A-6I为根据本发明实施例3的半导体器件制作工艺步骤示意图。
【具体实施方式】
[0055]下面参照附图及结合优选实施例对本发明的
【发明内容】
作进一步的描述。应当理解，附图中所示的结构是示意性的而非限定性的，各特征未按比例画出。各图中相同或相似的附图标记表示相同或相似的特征。
[0056]实施例1
[0057]本实施例具体说明的沟槽型半导体器件是一种沟槽型嵌入PN 二极管的肖特基二极管(MPS)。这种类型的肖特基二极管沟槽底部被选择性掺杂为与漂移层相反的导电类型，因此与漂移层形成了 PN结。在反向偏压作用下，该PN结耗尽邻近的导电沟道，形成连续的耗尽区，因此可以具有与PN 二极管接近的击穿电压。
[0058]参见图4A-4I,本实施例以碳化娃混合PiN/Schottky二极管(MPS,Merged PIN andSchottky Diode)为例说明根据本发明的沟槽型半导体器件的制作方法，其中以第一导电类型为η型，第二导电类型为P型为例来说明根据本发明。
[0059]在高掺杂的η+型SiC基底710上依次外延生长缓冲层711、漂移层712和沟道层713，如图4Α所示，缓冲层711、漂移层712和沟道层713都是η型导电类型，由此得到包括SiC基底、缓冲层、漂移层和沟道层的第一导电类型衬底。缓冲层711的掺杂浓度为优选为约l*1018cm_3，其厚度为0.5-1 μ m。漂移层712的掺杂浓度为约l*1014-l*1017cm_3，其厚度为约5-100 μ m。本领域技术人员可以理解，漂移层712的掺杂浓度和厚度的选择可根据MPS器件的设计耐压要求而定。沟道层713的掺杂浓度大于或等于漂移层712的掺杂浓度，优选地要大于漂移层的掺杂浓度，为l*1015-l*1018cm_3，其厚度大于或等于500nm。沟道层713的掺杂浓度可以为均匀分布、阶梯分布或连续变化的，用于降低器件的导通电阻。[0060]随后，在沟道层713上淀积一层连续的厚度例如为100-200nm的第一掩膜层720，第一掩膜层720的材质例如为TaC或A1N。在得到的第一掩膜层720上形成用于刻蚀的掩膜层722，下文也称为第二掩膜层，第二掩膜层的材质可以是Ti/Ni或Ti/Au/Ni。用光刻和剥离的方法去除部分第二掩膜层722，得到掩膜图形，如图4B所示。
[0061]用图形化的第二掩膜层722作为第二掩膜刻蚀第一掩膜层720并进而刻蚀碳化硅沟道层713形成沟槽。将没有被图形化的蚀刻掩膜层722覆盖的沟道层713刻蚀至漂移层712或略微越过沟道层713与漂移层712之间的界面形成沟槽，得到包括沟道层和其上的第一掩膜层以及第二掩膜层的台面，如图4C所示。刻蚀时，由于Ni对碳化硅和第一掩膜层720的选择比足够大，因此能保证刻蚀沟槽完毕后大部分厚度的第二掩膜层722被保留下来，以满足后续的离子注入步骤的工艺要求。
[0062]随后，采用各向同性方法在沟槽底部、沟道侧壁、第一掩膜层720和第二掩膜层722上淀积第三掩膜层724，所得到的结构如图4D所示。第三掩膜层与第一掩膜层的材料可以相同，也可以不同。在本实施例中，第三掩膜层724的材料例如为TaC或A1N，其厚度例如为 100-200nm。
[0063]随后，采用各向异性的等离子体法刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层724，保留沟道侧壁的第三掩膜层724，所得到的结构如图4E所示。
[0064]随后，如图4F所示，以台面顶部的第二掩膜层722、第一掩膜层720和侧壁的第三掩膜层724作为离子注入掩膜，对沟槽底部暴露的漂移层712进行自对准离子注入，在漂移层712中形成P型离子注入区714，以便与漂移层中未被离子注入的η型区域形成PN 二极管。在本实施例中，在离子注入区714注入的P型离子例如为Al离子或B离子，离子注入区的掺杂浓度为约l*1017cnT3至l*1019cnT3，优选大于l*1018cnT3，离子注入的深度大于300nm。离子注入时存在横向扩展效应，因此，离子注入区714的宽度略微大于沟槽的宽度。在该步骤中，由于第三掩膜层724对沟槽侧壁的保护，离子不会被注入沟道在沟道中引入缺陷和损伤，由此得到的半导体器件可以保留良好的导电特性。随后，用湿法刻蚀的方法选择性去除第二掩膜层722，保留台面顶部的第一掩膜层720和沟道侧壁的第三掩膜层724。
[0065]随后，如图4G所示，以台面顶部的第一掩膜层720和侧壁的第三掩膜层724作为选择性外延生长的掩膜，在沟槽底部暴露的离子注入区上自对准外延生长P+型外延层得到P+控制区715，其掺杂浓度高于离子注入区的浓度，优选大于l*1019cnr3，用于与随后形成在其上的欧姆金属形成低电阻的欧姆接触。需要特别注意的是，该外延层仅选择性地在沟槽底部生长而不在沟道侧壁和台面顶部覆有第一掩膜层、第三掩膜层的地方生长。外延生长的温度通常在1600°C左右，该外延生长步骤在生长外延层的同时对之前步骤中注入的离子进行了激活退火。根据本发明的半导体器件的制造方法中不再需要单独的激活退火工艺，由此避免了激活退火过程导致的器件有源区表面退化。
[0066]随后，仍以位于台面顶部的第一掩膜层720和位于台面侧壁的第三掩膜层724作为有源区自对准欧姆接触工艺的掩膜，在沟槽底部的P+控制区715上自对准形成P型欧姆接触金属层732。自对准欧姆接触工艺是指欧姆接触金属在退火过程中不与掩膜层反应，退火后可以用酸腐蚀液选择性的去除不反应的金属，而在没有掩膜层的位置形成欧姆接触金属层的方法。该方法已在相关的论文中报道。随后在衬底的另一侧形成η型欧姆接触金属层731。随后去除第一掩膜层720和第三掩膜层724，得到的结构如图4Η所示。形成欧姆接触的工艺为本领域技术人员所熟知，η型欧姆金属可以是Ni或其他金属，P型的欧姆金属可以是N1、Ti/Al、Ni/Ti/Al或其他金属。可以分别对形成在衬底背侧上的η型欧姆金属层或有源区上的P型欧姆金属层进行退火，或者也可以对形成的η型欧姆金属层和P型欧姆金属层一起退火。
[0067]由此，形成了嵌入ρη 二极管的肖特基二极管。在保持PN 二极管反向特性同时，在正向电压小于PN结内建电势，例如碳化硅约2.7eV，的情况下无少数载流子的注入。当正向电流很大时就会有少数载流子从PN结注入，进行电导率的调制，从而变成了 PN 二极管。因此，根据本实施例的MPS 二极管具有浪涌电流保护功能。
[0068]形成欧姆接触后，在所得到的结构的有源区上，即暴露的漂移区、有可能暴露的第二导电类型的外延层、有源区欧姆接触金属层、暴露的沟槽侧壁和暴露的沟道表面上，淀积肖特基势垒金属层741，如图41所示。肖特基金属层例如可以是T1、Mo、N1、TiAl、TiW、W、Ta、Pt或者其他金属形成的层。为改善肖特基接触的特性，优选在形成肖特基金属层后进行肖特基退火。肖特基退火的温度优选为300°C到800°C，根据所选择的肖特基金属而定。
[0069]随后，淀积互连金属层，未示出。厚的互连金属层有利于管芯封装时粘片和压丝。通常可以在有源区一侧即肖特基金属层上形成Al金属层，而在衬底一侧形成Ti/Ni/Ag金属互连层。随后在器件的终端区形成钝化层，未示出，用于钝化保护器件的终端区不受离子、水汽等沾污，同时也防止器械划伤等。钝化层可以用一层介质或者多层介质材料组成，优选采用SW2ZSiN/聚酰亚胺组合层。
[0070]在其他一些实施例中，钝化层还包括一层热氧化层。热氧化层的致密性好，并且与SiC之间的界面态密度小。热氧化工艺在形成有源区一侧的欧姆接触金属层的步骤之前进行。在热氧化步骤后，在有源区相应的位置形成窗口，在窗口中形成欧姆接触金属层。
[0071]实施例2
[0072]本实施例具体说明的沟槽型半导体器件是一种结势垒肖特基(JBS) 二极管。JBS二极管在工作状态下其内部的PN 二极管不导通。二极管内部的PN结只在反偏电压时耗尽导电沟道，在正偏电压时无少数载流子的注入。这确保了 JBS 二极管具有纯肖特基二极管一样的恢复特性。JBS 二极管的制作工艺与实施例1中的MPS 二极管有所区别，其中形成在η型漂移层中的P型离子注入区的离子注入浓度和形成在沟槽底部离子注入区上的外延生长P型外延层的掺杂浓度不能太高，以避免形成欧姆接触。另一不同点在于不在P型外延层上形成欧姆接触。
[0073]下面将参照附图4A-4G和图5Α-5Β具体说明实施例2的JBS 二极管的制作方法，其中第一导电类型为η型，第二导电类型为P型。
[0074]形成本实施例JBS 二极管的步骤中同样包括实施例1中图4A-4G中所示的步骤，得到包括漂移层712，具有第一掩膜层、沟道层和第三掩膜层的台面，离子注入区714以及位于离子注入区上的第二导电类型的外延层715的结构。为简明起见，相同的内容这里不再赘述。不同于实施例1之处在于，在离子注入和随后的外延生长的步骤中，见图4F和4G，离子注入区的掺杂浓度远小于l*1019cm_3，同时第二导电类型外延层的掺杂浓度要小于离子注入区的掺杂浓度以避免形成欧姆接触。离子注入区714的掺杂浓度和深度被设计为器件在规定的反向偏压下离子注入区714没有发生穿通。第二导电类型外延层715的掺杂浓度进一步减少以防止正向工作时少数载流子的注入。例如，离子注入区的掺杂浓度为约l*1016cnT3至l*1018cnT3，其上外延层的掺杂浓度为约l*1015cnT3至l*1017cnT3。优选地，离子注入区的掺杂浓度为l*1018cm_3，其上外延层的掺杂浓度为l*1017cm_3。
[0075]随后，去除第一掩膜层720和第三掩膜层724，得到的结构在有源区一侧包括漂移层712，位于沟槽底部的离子注入区714和其上的第二导电类型的外延层715，以及沟道层台面713，如图5A所示。
[0076]随后，在二极管的衬底一侧形成η型欧姆接触金属层731。N型欧姆金属可以是Ni或其他。欧姆工艺完成后再在有源区结构表面上淀积肖特基金属层741，所得到的结构如图5Β所示。肖特基金属可以是1^0、祖、1141、111、1、了&、？丨或者其他金属。为了改善肖特基接触的特性，通常还需要肖特基金属层进行肖特基退火。肖特基退火的温度为300°C到800°C，根据具体的金属而定。
[0077]其后，分别在所得到结构的有源区上和衬底侧上形成互连金属层的步骤以及形成钝化层的步骤与实施例1中相同，这里不再赘述。
[0078]根据该实施例2得到的JBS 二极管在正常工作情况下无少数载流子的注入，具有类似纯肖特基二极管的开关速率。在反偏电压下JBS 二极管内的PN结可以耗尽沟槽之间的导通沟道，具有类似PN 二极管的耐压特性。
[0079]实施例3
[0080]本实施例具体说明的沟槽型半导体器件是一种沟槽型的结型场效应晶体管(Ji7ET )。
[0081]下面将参照附图6A-6I具体说明实施例3的JFET的制作方法，其中第一导电类型为η型，第二导电类型为P型。
[0082]如图6Α所示，SiC衬底包括高掺杂的η+型SiC基底710，其上依次有外延生长的缓冲层711、漂移层712和沟道层713。缓冲层711、漂移层712和沟道层713都是η型导电类型。缓冲层711的掺杂浓度优选为约l*1018Cm_3，其厚度为0.5-1 μ m。漂移层712的掺杂浓度为约l*1014-l*1017cm_3，其厚度为约5-100 μ m。本领域技术人员可以理解，漂移层712的掺杂浓度和厚度的选择可根据JFET器件的设计耐压要求而定。沟道层713的掺杂浓度大于或等于漂移层712的掺杂浓度，优选地要大于漂移层的掺杂浓度，为l*1015-l*1018cm_3，其厚度大于或等于500nm。沟道层713的掺杂浓度可以为均匀分布、阶梯分布或连续变化的，用于降低器件的导通电阻。在SiC衬底的沟道层上形成有高掺杂的η+帽子717层，其浓度大于l*1019cnT3,厚度大于IOOnm,比如可以是300nm。
[0083]随后，在帽子层717上淀积一层连续的厚度例如为100_200nm的第一掩膜层720，第一掩膜层720的材质例如为TaC或A1N。在得到的第一掩膜层720上形成用于刻蚀的掩膜层722，下文也称为第二掩膜层，第二掩膜层材质可以是Ti/Ni或Ti/Au/Ni，用光刻和剥离的方法去除部分第二掩膜层722，得到掩膜图形，如图6B所示。
[0084]用图形化的第二掩膜层722作为刻蚀掩膜刻蚀第一掩膜层720，并进而刻蚀碳化硅帽子层717和沟道层713，形成沟槽。将没有被掩膜图形覆盖的帽子层717和沟道层713刻蚀至所述漂移层712或略微越过沟道层713与漂移层712之间的界面，形成沟槽，得到包括沟道层，帽子层和其上的第一掩膜层以及第二掩膜层的台面，如图6C所示。刻蚀时，由于Ni对碳化硅和第一掩膜层720的选择比足够大，因此能保证刻蚀沟槽完毕后大部分厚度的第二掩膜层被保留下来，以满足后续的离子注入步骤的工艺要求。[0085]随后，采用各向同性方法在沟槽底部、沟道侧壁和第一掩膜层720上淀积第三掩膜层724，所得到的结构如图6D所示。第三掩膜层与第一掩膜层的材料可以相同，也可以不同。在本实施例中，第三掩膜层724的材料例如为TaC或A1N，其厚度例如为100_200nm。
[0086]随后，采用各向异性的等离子体法刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层724，保留沟槽侧壁的第三掩膜层724，所得到的结构如图6E所示。
[0087]随后，如图6F所示，以台面顶部的第二掩膜层722、第一掩膜层720和侧壁的第三掩膜层724作为离子注入的掩膜，对沟槽底部暴露的漂移层712区域进行自对准离子注入，在漂移层712中形成P型离子注入区714，以使与漂移层中未被离子注入的η型区域形成PN二极管。在本实施例中，在离子注入区714注入的离子例如为Al离子或B离子，离子注入区的掺杂浓度优选大于l*1018cm_3，离子注入深度优选大于300nm。离子注入时存在横向扩展效应，因此，离子注入区714的宽度略微大于沟槽的宽度。在该步骤中，由于第三掩膜层724对沟道侧壁的保护，离子注入步骤不会在沟道中引入缺陷和损伤，半导体器件保留了良好的导电特性。
[0088]随后，用湿法刻蚀的方法选择性去除第二掩膜层722，保留台面顶部的第一掩膜层720和沟道侧壁的第三掩膜层724。
[0089]随后，如图6G所示，以台面顶部的第一掩膜层720和侧壁的第三掩膜层724作为选择性外延生长的掩膜，在沟槽底部暴露的离子注入区上自对准外延生长第二导电类型的P+外延层得到P+控制区715，其掺杂浓度高于离子注入区的掺杂浓度，优选大于l*1019cm_3，用于与随后形成在其上的欧姆金属形成低电阻的栅欧姆接触。需要特别注意的是，该外延层仅选择性地在沟槽底部生长而不在沟道侧壁和台面顶部覆有第一掩膜层、第三掩膜层的地方生长。外延生长的温度通常在1600°C左右，外延生长步骤在生长外延层的同时对之前步骤中注入的离子进行了激活退火。因此根据本发明的半导体器件制造方法中不再需要单独的激活退火工艺，由此避免了激活退火过程导致的有源区表面退化。
[0090]随后，去除第一掩膜层720和第三掩膜层724，得到的结构在有源区一侧包括具有漂移层，位于沟槽底部的离子注入区714和其上的第二导电类型的外延层715，以及包括帽子层717和沟道层713的沟道层台面。在所得到结构的有源区表面上，淀积SiO2层740。优选地，可以通过热生长得到热氧化SiO2层，再用CVD方法淀积较厚的SiO2，如图6H所示。热氧化层具有比较好的热性能和电性能。然后用光刻、刻蚀的方法分别在沟槽底部和台面顶部至少部分地区去除SiO2得到用于形成欧姆接触的窗口。随后，在所得到结构的衬底一侧形成η型欧姆接触金属层751，在有源区结构的台面顶部的窗口中形成η型欧姆接触752并在沟槽底部的窗口中形成P型欧姆接触753，以分别形成漏极，源极和栅极，如图61所示。图中附图标记754是栅极压块处的欧姆接触，栅极压块是器件在封装时进行引线键合的地方，所有的栅都与栅极压块在电学上互连。形成欧姆接触的工艺为本领域技术人员所熟知，η型欧姆金属可以是Ni或其他，P型的欧姆金属可以是N1、Ti/Al、Ni/Ti/Al或其他金属。
[0091]接着，用绝缘介质填充沟槽，然后进行平坦化刻蚀工艺，露出台面顶部的欧姆金属752，随后用通常的光刻掩膜加刻蚀的方法去掉栅极压块处的介质，露出栅极压块处的欧姆金属754。绝缘介质通常用的有SiO2、聚酰亚胺等，也可以用其他介质，淀积方法可以是PVD、CVD或旋涂法等。厚度应该确保沟槽全部填满。绝缘介质填充时应避免有空洞的形成。
[0092]随后，分别在漏极、源极和栅极压块处垫积互连金属。漏极互连金属可以用Ti/Ni/Ag，源极和栅极压块处的互连金属优选用Al。也可以用其他金属，比如Cu、Au、Ag等。
[0093]在本实施例中，由于对侧壁进行了保护，避免了被离子注入产生缺陷和损伤，因此JFET的沟道层保持有很高的迁移率和设计的宽度。另一方面也避免了侧壁ρη结容易击穿的问题，特别是侧壁的注入可能很靠近甚至与高浓度的帽子层连在一起。沟槽底部的栅极用高掺杂的外延层，可以有效降低欧姆接触电阻值。
[0094]本发明中第一导电类型可以是η型或者P型，相应的第二导电类型为P型或η型。
[0095]本发明实施例中介绍了 JBS 二极管、MPS 二极管和JFET，但并不仅限于这三种类型的半导体器件。
[0096]虽然没有说明，本领域技术人员理解本发明的几个实施例中进一步包括结终端。结终端可以是保护环、JTE、深槽等形式。结终端在器件的制作过程中同时完成，因为结终端的制作为本领域技术人员所熟知，因此在实施例中不再介绍。
[0097]本发明中的第一掩膜和第三掩膜材料满足再外延掩膜和自对准欧姆接触掩膜的条件，因此需要在外延时不与碳化硅反应，能够阻挡碳化硅在其上外延，且不与Ni等金属发生欧姆反应。对于碳化硅器件，优选采用TaC、AlN和石墨等，但并不限于此。
[0098]本发明虽以SiC器件作为实施例对本发明进行了介绍，但并不限于此。
[0099]应当理解，以上借助优选实施例对本发明的技术方案进行的详细说明是示意性的而非限制性的。本领域的普通技术人员在阅读本发明说明书的基础上可以对各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【权利要求】
1.一种沟槽型半导体器件的制作方法，其特征在于，该方法包括如下步骤: 在第一导电类型的衬底(710)上依次外延生长第一导电类型的漂移层(712)和第一导电类型的沟道层(713); 在所述沟道层(713)上依次淀积第一掩膜层(720 )和第二掩膜层(722 )，并在该第二掩膜层中形成掩膜图形； 将形成有掩膜图形的第二掩膜层作为掩膜，刻蚀第一掩膜层(720)和沟道层(713)至所述漂移层(712)或略微进入所述漂移层(712)，形成沟槽； 各向同性地在所述沟槽底部、沟槽侧壁和第二掩膜层上淀积第三掩膜层(724)； 各向异性地刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层(724)，剩余沟槽顶部的第一掩膜层(720)和第二掩膜层(722)以及沟槽侧壁上的第三掩膜层(724)； 以所述剩余的第二掩膜层、第一掩膜层和第三掩膜层作为掩膜，对沟槽底部漂移层(712)中暴露的区域进行离子注入，在漂移层(712)中形成第二导电类型的离子注入区(714)以与漂移层(712)形成PN二极管，所述第二导电类型与所述第一导电类型相反； 选择性的去除第二掩膜层，保留第一掩膜层(720)和第三掩膜层(724); 选择性的在所述沟槽底部暴露的离子注入区(714)上外延生长第二导电类型的外延层(715)； 去除剩余的第一掩膜层和第三掩膜层(724)以暴露有源区结构； 分别在衬底(710)的远离漂移层(712)的一侧形成第一电极层，在所述暴露的有源区结构上形成第二电极层。
2.如权利要求1所述的沟槽型半导体器件的制作方法，其特征在于，所述漂移层(712)的掺杂浓度为l*1014-l*1017cnT3，优选地，其厚度为5-100 μ m。
3.如权利要求1所述的沟槽型半导体器件的制作方法，其特征在于，所述沟道层(713)的掺杂浓度大于或等于漂移层(712)的掺杂浓度，优选地大于漂移层的掺杂浓度；优选地，所述沟道层的掺杂浓度为l*1015-l*1018cm_3 ;优选地，所述沟道层的厚度大于或等于500nm。
4.如权利要求1所述的沟槽型半导体器件的制作方法，其特征在于，所述形成第二电极层的步骤包括在所述暴露的有源区结构上形成肖特基金属层的步骤。
5.如权利要求4所述的沟槽型半导体器件的制作方法，其特征在于，该方法进一步包括对所述肖特基金属层的退火步骤。
6.如权利要求5所述的沟槽型半导体器件的制作方法，其特征在于，所述离子注入的掺杂浓度为约l*1016cm_3至l*1018cm_3，所述第二导电类型外延层的掺杂浓度为约l*1015cm_3至 l*1017Cm_3。
7.如权利要求5所述的沟槽型半导体器件的制作方法，其特征在于，所述离子注入的浓度为约l*1017cm_3至l*1019cm_3，所述第二导电类型外延层的掺杂浓度大于离子注入区的掺杂浓度。
8.如权利要求7所述的沟槽型半导体器件的制作方法，其特征在于，在所述外延生长第二导电类型的外延层的步骤后，该方法进一步包括， 以所述保留的第一掩膜层和第三掩膜层作为掩膜，在所形成的第二导电类型的外延层上形成第二导电类型的欧姆接触金属层。
9.一种沟槽型半导体器件的制作方法，其特征在于，该方法包括如下步骤:在自下而上依次包括第一导电类型的基底(710)、第一导电类型的漂移层(712)、第一导电类型的沟道层(713)的半导体衬底上形成第一导电类型的帽子层(717)； 在所述帽子层(717)上依次淀积第一掩膜层(720)和第二掩膜层(722)，并在该第二掩膜层中形成掩膜图形； 将形成有掩膜图形的第二掩膜层作为掩膜，刻蚀所述第一掩膜层(720)、帽子层(717)和沟道层(713 )至所述漂移层(712 )或略微进入所述漂移层(712 )，形成沟槽； 各向同性地在所述沟槽底部、沟槽侧壁和第二掩膜层上淀积第三掩膜层(724)； 各向异性地刻蚀去除沟槽底部和第二掩膜层上的第三掩膜层(724)，剩余沟槽顶部的第二掩膜层和第一掩膜层，以及沟槽侧壁上的第三掩膜层； 以所述剩余的第一掩膜层、第二掩膜层和第三掩膜层作为掩膜，对沟槽底部漂移层(712)中暴露的区域进行离子注入，在漂移层(712)中形成第二导电类型的离子注入区(714)以与漂移层(712)形成PN二极管，所述第二导电类型与所述第一导电类型相反； 选择性的去除第二掩膜层，保留第一掩膜层(720)和第三掩膜层(724); 选择性的在所述沟槽底部暴露的离子注入区(714)上外延生长第二导电类型的外延层(715)； 去除剩余的第一掩膜层和第三掩膜层(724)，得到的结构在有源区一侧包括漂移层，位于沟槽底部的离子注入区(714)，其上的第二导电类型的外延层(715)以及沟道层台面(713,717)； 在所述有源区表面上形成SiO2层； 通过刻蚀工艺分别在沟槽底部和台面顶部至少部分地去除所述Si02层得到用于形成欧姆接触的窗口， 在衬底(710)的远离漂移层(712)的一侧形成第一导电类型的欧姆接触； 在所述沟槽底部的窗口中形成第二导电类型的欧姆接触；和 在所述台面顶部的窗口中形成第一导电类型的欧姆接触。
10.如权利要求9所述的沟槽型半导体器件的制作方法，其特征在于，在有源区表面上形成SiO2层的步骤包括， 通过热氧化形成SiO2层，以及 通过CVD形成SiO2层。
【文档编号】H01L29/10GK103606551SQ201310492586
【公开日】2014年2月26日 申请日期:2013年10月18日 优先权日:2013年10月18日
【发明者】倪炜江, 陈彤 申请人:泰科天润半导体科技（北京）有限公司