半导体装置制造方法
【专利摘要】半导体装置。本发明提供ESD耐量高的半导体装置。第一过孔（16）用于使焊盘（22）与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘（22）下方，仅在矩形环状的中间层金属膜（17）的一边和与该一边相对的另一边设置有该第一过孔（16）。即，用于与漏极电连接的所有第一过孔（16）大致存在于焊盘（22）的正下方。由此，对焊盘（22）施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，半导体装置的ESD耐量变高。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及在焊盘下方具有NMOS晶体管的半导体装置。
【背景技术】
[0002]被称为IC或者半导体芯片的半导体装置为了与其它元件或其它半导体装置电连接，具有作为外部连接用电极的焊盘。在该焊盘附近通常设置有保护半导体装置的内部电路免受ESD (静电放电)影响的ESD保护电路。在ESD保护电路中大多使用多指型的NMOS晶体管。此时，该NMOS晶体管的栅电极、源极、背栅与接地端子连接，漏极与焊盘连接。
[0003]这里，在采用多指型的NMOS晶体管的ESD保护电路中，通过尝试各种方法，各个沟道统一地进行动作，半导体装置的ESD耐量变高。具体地说，例如在专利文献I的技术中，适当控制ESD保护电路的NMOS晶体管的自对准硅化物(SALICIDE)金属膜与栅电极的距离。在专利文献2的技术中，适当控制源极的触点数。在专利文献3的技术中，适当控制沟道长度的大小。所有的技术都是对NMOS晶体管的布局进行详细规定的技术。
[0004]专利文献1:日本特开2011-210904号公报
[0005]专利文献2:日本特开2010-219504号公报
[0006]专利文献3:日本特开2007-116049号公报
[0007]但是，ESD的浪涌电流是极大且瞬间的电流。因此，根据该浪涌电流来规定NMOS晶体管的布局是非常困难的。相反，对ESD耐量对于NMOS晶体管布局的依赖性进行定量化，实际上也几乎是不可能的。
【发明内容】
[0008]本发明是鉴于上述课题而完成的，提供无需规定多指型的用于ESD保护的NMOS晶体管的布局尺寸就能提高ESD耐量的半导体装置。
[0009]本发明为了解决上述课题，提供如下的半导体装置，该半导体装置在焊盘下方具有NMOS晶体管，其特征是，该半导体装置具备:上述NMOS晶体管，其交替地具有源极以及漏极的区域，在上述源极与上述漏极之间的沟道上方具有栅电极，上述沟道的数量是偶数；下层金属膜，其用于与上述漏极电连接；中间层金属膜，其是矩形环状，在上述焊盘下方具有开口部；第一过孔，其使上述下层金属膜与上述中间层金属膜电连接，用于与上述漏极电连接；上层金属膜，其在与上述开口部大致一致的焊盘开口部露出上述焊盘；以及保护膜，其具有上述焊盘开口部，仅在上述中间层金属膜的一边和与上述一边相对的另一边设置有上述第一过孔。
[0010]发明的效果
[0011]第一过孔用于使焊盘与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘下方，仅在矩形环状的中间层金属膜的一边和与该一边相对的另一边设置有该第一过孔。即，用于与漏极电连接的所有第一过孔大致对称地位于焊盘的正下方。
[0012]由此，对焊盘施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，能够提高半导体装置的ESD耐量。
【专利附图】
【附图说明】
[0013]图1是示出半导体装置的焊盘构造的俯视图，(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。
[0014]图2是示出半导体装置的焊盘构造的俯视图，(A)示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，(B)示出第二过孔、上层金属膜和焊盘开口部。
[0015]图3是示出半导体装置的焊盘下方的ESD保护电路的电路图。
[0016]图4是示出半导体装置的焊盘构造的俯视图。
[0017]图5是示出半导体装置的焊盘构造的俯视图。
[0018]标号说明
[0019]IOP型扩散区域；12N型扩散区域；13栅电极；14触点；15下层金属膜；16第一过孔(via) ; 17中间层金属膜；18第二过孔；19上层金属膜；21NM0S晶体管；22焊盘；23焊盘开口部。
【具体实施方式】
[0020]以下，参照附图来说明本发明的第一实施方式。
[0021]首先，使用图1和图2来说明半导体装置的焊盘构造。图1是示出半导体装置的焊盘构造的俯视图，(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。图2是示出与图1相同的半导体装置的焊盘构造的俯视图，(A)示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，(B)示出第二过孔、上层金属膜和焊盘开口部。
[0022]如图1 (A)所示，设置用于固定衬底电位的P型扩散区域10、以及源极和漏极的N型扩散区域12，在源极和漏极的N型扩散区域12之间设置栅电极13，构成NMOS晶体管
21。NMOS晶体管21为多指型。该NMOS晶体管21被用于固定衬底电位的P型扩散区域10包围，交替地具有源极以及漏极的N型扩散区域12，在图中，栅电极13在作为上下端的栅极宽度方向的两端相互连接。这里，沟道的数量是偶数，具有成为源极的N型扩散区域12，作为栅极长度方向上的两端的扩散区域。这样，NMOS晶体管21的漏极在图中始终被栅电极13左右相夹，所以成为左右对称的构造，在NMOS晶体管21的各个晶体管中，ESD的浪涌的电流以各个漏极为中心在图中左右对称地从漏极向源极流动。NMOS晶体管21的栅电极
13、源极、P型扩散区域10与接地端子连接，被施加接地电压VSS。在源极以及漏极的N型扩散区域12上设置触点14，经由触点14使漏极与下层金属膜15电连接。
[0023]图1 (B)示出用于与漏极进行电连接的下层金属膜15的配置。漏极最终与焊盘连接。另外，下层金属膜15将栅电极、源极、P型扩散区域10与接地端子连接。在该图中，“S”表示源极，“D”表示漏极。利用抗蚀掩模的开口部11来规定注入用于形成N型扩散区域12的杂质的区域。
[0024]如图2 (A)所示，在下层金属膜15上方配置具有矩形环状的在后面形成的焊盘22下方具有开口部的中间层金属膜17。此外，在图中描绘成中间层金属膜17是透明的、并且能看到位于下方的下层金属膜15。在下层金属膜15与中间层金属膜17之间配置有第一过孔16。第一过孔16使下层金属膜15与中间层金属膜17电连接。中间层金属膜17经由下层金属膜15与漏极电连接。仅在中间层金属膜17的沟道宽度方向的一边和与该一边相对的另一边配置有第一过孔16。通过这样地配置第一过孔，能够使包含NMOS晶体管的具备焊盘的半导体装置的全部构成要素关于NMOS晶体管的沟道宽度方向的中央的直线具有对称性。在此例中，中央的直线为通过中央的漏极中心的直线。
[0025]此外，中间层金属膜17是矩形环状，在焊盘22下方不存在中间层金属膜17，所以存在连续的厚绝缘膜。这样，当对作为外部连接用电极的焊盘22进行线结合时，即使由于线结合的冲击而在焊盘22下方的方向上产生应力，该应力也被厚绝缘膜吸收，绝缘膜不易产生裂纹。另外，在探测时，探针卡的探针与焊盘22接触，即使由于该接触而产生冲击，绝缘膜也不易产生裂纹。
[0026]如图2 (B)所示，在中间层金属膜17上设置第二过孔18，并在其上配置作为焊盘的上层金属膜19。第二过孔18使中间层金属膜17与上层金属膜19电连接。在上层金属膜19的表面设置具有与中间层金属膜17的开口部大致一致的焊盘开口部23的保护膜。焊盘22在焊盘开口部23露出上层金属膜19。
[0027]关于通过以上图1以及图2示出了实施方式的在焊盘下方具有作为ESD保护电路的NMOS晶体管21的半导体装置，适于电源端子的ESD保护。在用于输入端子的ESD保护的情况下，只要采取如下这样的方法即可:使配置在漏极上方的下层金属膜15彼此连接，从不具有设置在背栅上的下层金属膜15的部分向内部电路引出下层金属膜15。
[0028]接着，说明半导体装置的焊盘22下方的ESD保护电路的ESD保护动作。图3是示出半导体装置的焊盘下方的作为ESD保护电路的NMOS晶体管21的电路图。
[0029]当焊盘22被施加正的浪涌时，浪涌电压被施加给构成保护电路的NMOS晶体管21的漏极。因为浪涌电压较大，所以漏极发生损坏，电流流入衬底，提高衬底的电位。当该电位的上升超过0.6V时，以漏极为集电极、衬底为基极、源极为发射极的双极晶体管进行动作，浪涌引起的大电流流向接地端子。相反，当焊盘22被施加负的浪涌时，对NMOS晶体管21的寄生二极管施加的电压成为正方向，浪涌的电流经由该寄生二极管流过与接地端子之间。这样，保护电路通过将浪涌引导至接地端子，使浪涌不会传导至内部电路，从而保护内部电路。
[0030]在本发明中，无需规定多指型的用于ESD保护的NMOS晶体管的布局尺寸，就能使从焊盘到漏极的各个金属层的形状以及过孔的配置对称(左右或者上下)，由此，NMOS晶体管的各个沟道容易统一地进行动作，能够提高半导体装置的ESD耐量。
[0031]此外，因为半导体装置的ESD保护电路的NMOS晶体管21存在于半导体装置的焊盘22下方，所以NMOS晶体管21的漏极与焊盘22之间的距离变短，寄生电阻相应地变小。当从焊盘22到NMOS晶体管21的漏极的寄生电阻变小时，浪涌电流相应地容易从焊盘22流向NMOS晶体管21，浪涌电流不易从焊盘22流向内部电路。由此，进一步保护内部电路不受浪涌电流的影响。
[0032]另外，如上所述当寄生电阻变小时，即使浪涌电流流过该寄生电阻，寄生电阻中的局部发热也减少。由此，在ESD保护电路的NMOS晶体管21中，不易引起由于局部发热导致的ESD耐量降低。从而，能够进一步保护内部电路不受浪涌电流的影响。
[0033]图4示出本发明的第二实施方式。(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。如图4(A)所示，在NMOS晶体管21的两端以及中央是源极区域的情况下，为了使源极以及漏极区域附近的衬底电位稳定，可沿着NMOS晶体管21的中心，与源极的N型扩散区域12邻接地配置用于固定衬底电位的P型扩散区域10。
[0034]图5示出本发明的第三实施方式。(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。在图1中，NMOS晶体管21具有作为源极的N型扩散区域12，作为栅极长度方向的端部的扩散区域，但如图5 (A)所示，也可以具有作为漏极的N型扩散区域12。
[0035]另外，中间层金属膜17的开口部以及焊盘开口部23是矩形，既可以是正方形也可以是长方形。
[0036]另外，在上述的说明中，虽然使用下层金属膜15、中间层金属膜17和上层金属膜19这3层金属膜，但也可以适当使用4层以上的金属膜。此时，上层金属膜下方的金属膜是矩形环状，需要构成为在焊盘22下方具有开口部。
[0037]另外，在上述说明中，NMOS晶体管21的栅电极13进行了连接，虽未图示，但只要满足对称性，也可适当切断。该切断的栅电极13通过下层金属膜15进行连接。
【权利要求】
1.一种半导体装置，其在焊盘下方具有NMOS晶体管，该半导体装置具备: 所述NMOS晶体管，其具有交替配置的源极以及漏极的扩散区域、在所述源极与所述漏极之间的各个沟道上配置的栅电极、以及包围所述源极与漏极的扩散区域和所述栅电极的用于固定衬底电位的P型扩散区域，所述沟道的数量为偶数； 第I下层金属膜，其配置在所述漏极上方，以取得与所述漏极的电连接； 第2下层金属膜，其用于使所述源极以及所述栅电极与所述P型扩散区域电连接； 中间层金属膜，其是矩形环状，在所述焊盘下方具有开口部，经由第一过孔与所述第I下层金属膜电连接； 上层金属膜，其配置在所述中间层金属膜上方，经由第二过孔与所述中间层金属膜电连接，形成了所述焊盘；以及 保护膜，其具有与所述开口部一致的焊盘开口部， 仅在所述中间层金属膜的一边和与所述一边相对的另一边配置有所述第一过孔， 所述源极以及漏极的扩散区域关于所述NMOS晶体管的沟道宽度方向的直线对称地配置。
2.根据权利要求1所述的半导体装置，其中， 所述NMOS晶体管具有所述源极的扩散区域，作为栅极长度方向上的两端的扩散区域。
3.根据权利要求1所述的半导体装置，其中， 所述NMOS晶体管具有所述漏极的扩散区域，作为栅极长度方向上的两端的扩散区域。
4.根据权利要求2所述的半导体装置，其中， 所述NMOS晶体管还具有被位于所述NMOS晶体管的中心的所述源极的扩散区域夹住两侧的、用于固定衬底电位的P型扩散区域。
【文档编号】H01L23/58GK103794599SQ201310499135
【公开日】2014年5月14日 申请日期:2013年10月22日 优先权日:2012年10月30日
【发明者】小山威, 广濑嘉胤 申请人:精工电子有限公司