使用多层结构制造的半导体逻辑电路的制作方法
【专利摘要】本发明提供了用于制造半导体器件结构的系统和方法。示例性半导体器件结构包括第一器件层、第二器件层和层间连接结构。第一器件层形成在衬底上并且包括第一半导体器件，第一半导体器件包括第一电极结构。第二器件层形成在第一器件层上并且包括第二半导体器件，第二半导体器件包括第二电极结构。第一层间连接结构包括一种或多种第一导电材料并且被配置为电连接至第一电极结构和第二电极结构。
【专利说明】使用多层结构制造的半导体逻辑电路
【技术领域】
[0001] 本发明总体涉及半导体器件结构，更具体地，涉及多层结构。
【背景技术】
[0002] 通常传统的集成电路（IC)技术被实施为将诸如晶体管的多个半导体器件集成在 单个集成电路（IC)芯片的大约同一层面上。
【发明内容】
[0003] 根据本文所所述的教导，提供了用于制造半导体器件结构的系统和方法。示例性 半导体器件结构包括第一器件层、第二器件层和层间连接结构。第一器件层形成在衬底上 且包括第一半导体器件，第一半导体器件包括第一电极结构。第二器件层形成在第一器件 层上且包括第二半导体器件，第二半导体器件包括第二电极结构。第一层间连接结构包括 一个或多个第一半导体材料并且被配置为电连接至第一电极结构和第二电极结构。
[0004] 在一个实施例中，提供了一种制造半导体器件结构的方法。例如，在衬底上形成包 括第一半导体器件的第一器件层。第一半导体器件包括第一电极结构。形成包括一种或多 种导电材料的层间连接结构。层间连接结构电连接至第一电极结构。在第一器件层上形成 包括第二半导体器件的第二器件层。第二半导体器件包括电连接至层间连接结构的第二电 极结构。
[0005] 根据本发明的一个方面，提供了一种半导体器件结构，包括：第一器件层，形成在 衬底上并且包括第一半导体器件，第一半导体器件包括第一电极结构；第二器件层，形成在 第一器件层上并且包括第二半导体器件，第二半导体器件包括第二电极结构；以及第一层 间连接结构，包括一种或多种第一导电材料并且被配置为电连接至第一电极结构和第二电 极结构。
[0006] 优选地，第一半导体器件包括第一晶体管，第一晶体管包括第一栅电极结构、第一 源电极结构和第一漏电极结构；第二半导体器件包括第二晶体管，第二晶体管包括第二栅 电极结构、第二源电极结构和第二漏电极结构；第一栅电极结构与第一电极结构相应；以 及第二栅电极结构与第二电极结构相应。
[0007] 优选地，第一源电极结构被配置为接收第一预设电压；第二源电极结构被配置为 接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收输入信号；以及第一 漏电极结构和第二漏电极结构被配置为提供输出信号。
[0008] 优选地，该半导体器件结构还包括：第三器件层，形成在第二器件层上并且包括导 电层。
[0009] 优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电 材料，并且被配置为电连接至第一源电极结构和导电层；以及第三层间连接结构，包括一种 或多种第三导电材料，并且被配置为电连接至第二源电极结构和导电层。
[0010] 优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电 材料，并且被配置为电连接至第二栅电极结构和导电层。
[0011] 优选地，该半导体器件结构还包括：第二层间连接结构，包括一种或多种第二导电 材料，并且被配置为电连接至第二漏电极结构和导电层；以及第三层间连接结构，包括一种 或多种第三导电材料，并且被配置为电连接至第一漏电极结构和第二漏电极结构。
[0012] 优选地，该半导体器件结构还包括：第三半导体器件，形成在第一器件层中，并且 包括第三电极结构；第四半导体器件，形成在第二器件层中，并且包括第四电极结构；以及 第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至第三电极结构 和第四电极结构。
[0013] 优选地，第三半导体器件包括第三晶体管，第三晶体管包括第三栅电极结构、第三 源电极结构和第三漏电极结构；第四半导体体器件包括第四晶体管，第四晶体管包括第四 栅电极结构、第四源电极结构和第四漏电极结构；第三栅电极结构与第三电极结构相应；
[0014] 第四栅电极结构与第四电极结构相应；第三漏电极结构被配置为电连接至第一漏 电极结构；以及第四漏电极结构被配置为电连接至第二漏电极结构。
[0015] 优选地，第一源电极结构和第三源电极结构被配置为接收第一预设电压；第二源 电极结构被配置为接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收第 一输入信号；第三栅电极结构和第四栅电极结构被配置为接收第二输入信号；以及第一漏 电极结构和第四源电极结构被配置为提供输出信号。
[0016] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第一源电极结构和导电层；以及第四层间连接结构，包括一种 或多种第四导电材料，并且被配置为电连接至第二源电极结构和导电层。
[0017] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第二栅电极结构和导电层。
[0018] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第一漏电极结构和导电层。
[0019] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第三源电极结构和导电层；以及第四层间连接结构，包括一种 或多种第四导电材料，并且被配置为电连接至第四源电极结构和导电层。
[0020] 优选地，第三源电极结构被配置为接收第一预设电压；第二源电极结构和第四源 电极结构被配置为接收第二预设电压；第一栅电极结构和第二栅电极结构被配置为接收第 一输入信号；第三栅电极结构和第四栅电极结构被配置为接收第二输入信号；以及第一源 电极结构、第二漏电极结构和第四漏电极结构被配置为提供输出信号。
[0021] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第一源电极结构和导电层；以及第四层间连接结构，包括一种 或多种第四导电材料，并且被配置为电连接至第二源电极结构和导电层。
[0022] 优选地，该半导体器件结构还包括：第三层间连接结构，包括一种或多种第三导电 材料，并且被配置为电连接至第二漏电极结构和导电层。
[0023] 优选地，第三晶体管是P沟道晶体管；以及第四晶体管是N沟道晶体管。
[0024] 优选地，第一晶体管是P沟道晶体管；以及第二晶体管是N沟道晶体管。
[0025] 根据本发明的另一方面，提供了一种制造半导体器件结构的方法，该方法包括：在 衬底上形成包括第一半导体器件的第一器件层，第一半导体器件包括第一电极结构；形成 包括一种或多种导电材料的层间连接结构，层间连接结构电连接至第一电极结构；以及在 第一器件层上形成包括第二半导体器件的第二器件层，第二半导体器件包括电连接至层间 连接结构的第二电极结构。
【专利附图】
【附图说明】
[0026] 图I (A)示出了多层半导体器件结构的示例图；
[0027] 图I (B)是示出了多层半导体器件结构的特定部件的示例图；
[0028] 图I (C)示出了图I (B)中所示的多层半导体器件结构的截面图；
[0029] 图2 (A)至图2 (G) (d)示出了使用多层半导体器件结构制造的反相器的示例 图；
[0030] 图3 (A)至图3 (G) (f)示出了使用多层半导体器件结构制造的NAND门的示例 图；
[0031] 图4 (A)至图4 (G) (f)示出了使用多层半导体器件结构制造的NOR门的示例 图；
[0032] 图5示出了用于制造半导体器件结构的示例性流程图；
[0033] 图6示出了用于制造半导体器件结构的另一个示例性流程图
【具体实施方式】
[0034] 在IC芯片上的同一层面上制造不同的半导体器件可能具有一些缺陷。例如，可能 需要多个工艺步骤来制造不同的半导体器件，并且制造费用经常随着将被集成在单个芯片 上的器件数量而增加。此外，各个器件的尺寸以及器件之间的间隔不断减小，光刻工艺通常 变的越来越昂贵。另外，通常难以在同一时间在相同的衬底上用不同的沟道材料制造器件， 诸如N沟道晶体管和P沟道晶体管。
[0035] 图I (A)示出了多层半导体器件结构的示例图。如图I (A)所示，半导体器件结 构100可以包括多个器件层(例如，层102和层104)，其可以用于制造半导体器件，诸如平 面金属氧化物半导体场效应晶体管（M0SFET)、FinFET、双极结型晶体管、二极管、电容器等。 可以分别在器件层102和104中制造晶体管106和108。晶体管106可以包括栅电极结构 118、源电极结构120和漏电极结构122,并且晶体管108可以包括栅电极结构124、源电极 结构126和漏电极结构128。例如，栅电极结构118、源电极结构120以及漏电极结构122 可以包括多晶硅或金属(例如，Al、W、Cu)。
[0036] 图I(B)是示出了多层半导体器件结构的特定部件的示例图。如图I(B)所示，多 层半导体器件结构300包括至少一个栅极结构301和一个或多个源极/漏极结构303。图 I(C)中示出了沿着两条切割线305和307的多层半导体器件结构300的截面图。如图1 (C)所示，分隔线311将视图划分成左部和右部。图I(C)的左部中示出了沿着切割线305 的多层半导体器件结构300的截面图，并且图I(C)的右部中示出了沿着切割线307的多 层半导体结构300的截面图。
[0037] 多层半导体器件结构300包括第一器件层302和第二器件层304。可以在衬底308 上形成粘合/缓冲层306作为第一器件层302中的半导体器件的基底材料，并且可以在粘 合/缓冲层306的顶部上形成用于氧化和扩散的第一鳍结构310和第一层间介电（ILD)层 312。第一栅极层314和第一源极/漏极层316可以被形成为分别与第一器件层302中的 晶体管的栅电极和源/漏电极相连接。可以在粘合/缓冲层306上形成隔离层380。例如， 粘合/缓冲层306可以包括氧化铝、氧化铪以及氧化硅。
[0038] 在第二器件层304中，可以在另一个粘合/缓冲层322上形成用于氧化和扩散的 第二鳍结构318和第二ILD层320。另外，第二栅极层324和第二源极/漏极层326可以被 形成为分别与第二器件层304中的晶体管的栅电极和源/漏电极相连接。在粘合/缓冲层 322上可以形成隔尚层382。
[0039] 在一些实施例中，用于氧化和扩散的第二鳍结构318可以与用于氧化和扩散的第 一鳍结构310平行。第二栅极层324可以与第一栅极层314平行。第二源极/漏极层326 可以与第一源极/漏极层316平行。第一栅极层314的长度可以基本上与第一源极/漏极 层316的长度相同。另外，第二栅极层324的长度可以基本上比第二源极/漏极层326的 长度短。
[0040] 此外，可以通过一个或多个后段（BEOL)工艺在ILD层330上形成导电层328 (例 如，晶体多晶硅或金属）。如图I(C)所示，可以形成用于互连第一器件层302和第二器件层 304中的半导体器件的多个层间连接结构332、334、336、338、340和342 (例如，通孔)。例 如，第一栅极层314、第一源极/漏极层316、第二源极层324以及第二源极/漏极层326包 括导电层。粘合/缓冲层306和322,以及ILD层312、320和330包括介电层。层间连接结 构332、334、336、338、340和342包括一种或多种导电材料(例如，W、Al、Cu)。层间连接结 构332、334、336、338、340和342可以分别代表一种特定类型的层间连接。例如，层间连接 结构332代表一种类型层间连接结构，其穿透第二器件层304和部分ILD层330且将导电 层328与第一栅极层314连接。层间连接结构340代表另一种类型层间连接结构，其穿透 部分第二器件层并且将第一栅极层314与第二栅极层324相连接。层间连接结构332、334、 336、338、340和342可以分别包括一个或多个被或未被物理连接的部件。在一些实施例中， 多层半导体器件结构300可以包括两个以上的器件层，并且每一个器件层均可以包括多个 半导体器件，诸如晶体管、二极管和电容器。
[0041] 可以基于不同的布局设计使用多层半导体器件结构300制造逻辑单元，诸如反相 器（即，NOT门）、NAND门和NOR门。图2 (A)至图2 (G)示出了使用多层半导体器件结构 300制造的反相器的示例图。图3 (A)至图3 (G)示出使用多层半导体器件结构300制造 的NAND门的示例图。图4 (A)至图4 (G)描述的是使用多层半导体器件结构300制造的 NOR门的示例图。
[0042] 图2 (A)示出了反相器的示例图。如图2 (A)所示，反相器200包括P沟道晶体 管202 (例如，P沟道M0SFET)和N沟道晶体管204 (例如，N沟道MOSFET)。P沟道晶体管 202和N沟道晶体管204可以分别包括与栅电极结构相关的栅电极、与源极区域相关的源电 极以及与漏极区域相关的漏电极。P沟道晶体管202的栅电极可以被配置为电连接至N沟 道晶体管204的栅电极并且接收输入信号206。P沟道晶体管202的漏电极或N沟道晶体 管204的漏电极可以被配置为产生响应于输入信号206的输出信号208。P沟道晶体管202 的源电极可以被偏置在预定电压210 (例如，VDD)，而N沟道晶体管204的源电极可以被偏 置在另一个预设电压212 (例如，VSS)。例如，电压210可以高于电压212。
[0043] 图表1不出了反相器200的真值表，其中，输出信号208与不同于输入信号206的 逻辑值(例如，〇、1)相应。
[0044]表格 1
[0045]
【权利要求】
1. 一种半导体器件结构，包括： 第一器件层，形成在衬底上并且包括第一半导体器件，所述第一半导体器件包括第一 电极结构； 第二器件层，形成在所述第一器件层上并且包括第二半导体器件，所述第二半导体器 件包括第二电极结构；以及 第一层间连接结构，包括一种或多种第一导电材料并且被配置为电连接至所述第一电 极结构和所述第二电极结构。
2. 根据权利要求1所述的半导体器件，其中： 所述第一半导体器件包括第一晶体管，所述第一晶体管包括第一栅电极结构、第一源 电极结构和第一漏电极结构； 所述第二半导体器件包括第二晶体管，所述第二晶体管包括第二栅电极结构、第二源 电极结构和第二漏电极结构； 所述第一栅电极结构与所述第一电极结构相应；以及 所述第二栅电极结构与所述第二电极结构相应。
3. 根据权利要求2所述的半导体器件结构，其中： 所述第一源电极结构被配置为接收第一预设电压； 所述第二源电极结构被配置为接收第二预设电压； 所述第一栅电极结构和所述第二栅电极结构被配置为接收输入信号；以及 所述第一漏电极结构和所述第二漏电极结构被配置为提供输出信号。
4. 根据权利要求2所述的半导体器件结构，还包括： 第三器件层，形成在所述第二器件层上并且包括导电层。
5. 根据权利要求4所述的半导体器件结构，还包括： 第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第一 源电极结构和所述导电层；以及 第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至所述第二 源电极结构和所述导电层。
6. 根据权利要求4所述的半导体器件结构，还包括： 第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第二 栅电极结构和所述导电层。
7. 根据权利要求4所述的半导体器件结构，还包括： 第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第二 漏电极结构和所述导电层；以及 第三层间连接结构，包括一种或多种第三导电材料，并且被配置为电连接至所述第一 漏电极结构和所述第二漏电极结构。
8. 根据权利要求4所述的半导体器件结构，还包括： 第三半导体器件，形成在所述第一器件层中，并且包括第三电极结构； 第四半导体器件，形成在所述第二器件层中，并且包括第四电极结构；以及 第二层间连接结构，包括一种或多种第二导电材料，并且被配置为电连接至所述第三 电极结构和所述第四电极结构。
9. 根据权利要求2所述的半导体器件结构，其中： 所述第一晶体管是P沟道晶体管；以及 所述第二晶体管是N沟道晶体管。
10. -种制造半导体器件结构的方法，所述方法包括： 在衬底上形成包括第一半导体器件的第一器件层，所述第一半导体器件包括第一电极 结构； 形成包括一种或多种导电材料的层间连接结构，所述层间连接结构电连接至所述第一 电极结构；以及 在所述第一器件层上形成包括第二半导体器件的第二器件层，所述第二半导体器件包 括电连接至所述层间连接结构的第二电极结构。
【文档编号】H01L29/41GK104425443SQ201310594649
【公开日】2015年3月18日 申请日期:2013年11月22日 优先权日:2013年8月27日
【发明者】林以唐, 万幸仁 申请人:台湾积体电路制造股份有限公司