驱动非易失性半导体装置的方法
【专利摘要】本发明的驱动非易失性半导体装置的方法，分别向源电极(15)、漏电极(16)及下部栅电极膜(12)施加电压Vs、Vd及V3，同时，在比使强电介质膜(13)所包含的所有极化反转所需的期间短的期间内，分别向第1上部栅电极(17a)及第2上部栅电极(17b)施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2变大且宽度WRH变小。脉冲电压V1及V2的绝对值小于使强电介质膜(13)所包含的所有极化反转所需的电压的绝对值。电压Vs、Vd及V3、脉冲电压V1及V2满足Vs、Vd、V3>V1、V2的关系。
【专利说明】驱动非易失性半导体装置的方法
【技术领域】
[0001]本公开涉及驱动非易失性半导体装置的方法。
【背景技术】
[0002]图8A及图SB分别表示专利文献I公开的非易失性半导体装置的俯视图及剖视图。
[0003]如图8A及图8B所示，该非易失性半导体装置920具备:基板911、控制电极膜912、强电介质膜913及半导体膜914。在半导体膜914上形成源电极915、漏电极916及第I~第4输入电极917a~917d。
[0004]【在先技术文献】
[0005]【专利文献】
[0006]【专利文献I】国际公开第2011/ 111305号
【发明内容】
[0007]【发明要解决的问题】
[0008]本公开提供一种驱动非易失性半导体装置的新方法。
[0009]【用于解决问题的手段】
[0010]本公开提供包括以下工序的驱动非易失性半导体装置的方法:
[0011]准备非易失性半导体装置的工序a，其中，
[0012]非易失性半导体装置具备:下部栅电极膜12、强电介质膜13、半导体膜14、源电极15、漏电极16、第I上部栅电极17a及第2上部栅电极17b，
[0013]下部栅电极膜12、强电介质膜13及半导体膜14按照该顺序依次被层叠，
[0014]源电极15、漏电极16、第I上部栅电极17a及第2上部栅电极17b形成在半导体膜14上，
[0015]Z方向表示下部栅电极膜12、强电介质膜13及半导体膜14的层叠方向，
[0016]俯视时，源电极15及漏电极16沿着X方向相互对置，
[0017]俯视时，第I上部栅电极17a及第2上部栅电极17b沿着Y方向相互对置，
[0018]X方向及Y方向相互正交，
[0019]X方向及Y方向都与Z方向正交，
[0020]高电阻区域32、第I低电阻区域31a及第2低电阻区域31b形成在半导体膜14内，
[0021]俯视时，高电阻区域32沿着Y方向具有宽度WRH，
[0022]俯视时，第I低电阻区域31a沿着Y方向具有宽度WRLl，
[0023]俯视时，第2低电阻区域31b沿着Y方向具有宽度WRL2，
[0024]宽度WRH的值在O以上，
[0025]宽度WRLl的值在O以上，[0026]宽度WRL2的值在O以上，
[0027]俯视时，高电阻区域32、第I低电阻区域31a及第2低电阻区域31b被夹在第I上部栅电极17a与第2上部栅电极17b之间，
[0028]俯视时，第I低电阻区域31a被夹在第I上部栅电极17a与高电阻区域32之间， [0029]俯视时，第2低电阻区域31b被夹在第2上部栅电极17b与高电阻区域32之间，
[0030]俯视时，高电阻区域32被夹在第I低电阻区域31a与第2低电阻区域31b之间，
[0031]分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3的同时，在比使强电介质膜13所包含的所有极化反转所需的期间更短的期间Tl内，分别向第I上部栅电极17a及第2上部栅电极17b施加脉冲电压Vl及V2，以使得宽度WRLl及宽度WRL2的值变大且宽度WRH的值变小的工序b，其中，
[0032]脉冲电压Vl的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，
[0033]脉冲电压V2的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，
[0034]电压Vs、电压VcU电压V3、脉冲电压Vl及脉冲电压V2满足以下的关系(I)，
[0035]Vs、Vd、V3>Vl、V2(I)，
[0036]反复进行η次工序(b)直到源电极15及漏电极16间的电阻值成为预先确定的电阻值以下为止的工序(c)，其中η是2以上的整数。
[0037]强电介质膜13也可以与半导体膜14相接。
[0038]也可以满足以下的关系(II)及(III)。
[0039]Vs=Vd=V3(II)；
[0040]V1=V2<V3 (III) ?
[0041]η也可以在3以上。
[0042]η也可以在5以上。
[0043]η也可以在10以上。
[0044]在进行工序(b)之前，宽度WRLl及宽度WRL2的值也可以都为O。
[0045]在进行工序(C)之后，宽度WRH的值也可以为O。
[0046]本公开提供包括以下工序的驱动非易失性半导体装置的方法:
[0047]准备非易失性半导体装置的工序a，其中，
[0048]非易失性半导体装置具备:下部栅电极膜12、强电介质膜13、半导体膜14、源电极
15、漏电极16、第I上部栅电极17a及第2上部栅电极17b，
[0049]下部栅电极膜12、强电介质膜13及半导体膜14按照该顺序依次被层叠，
[0050]源电极15、漏电极16、第I上部栅电极17a及第2上部栅电极17b形成在半导体膜14上，
[0051]Z方向表示下部栅电极膜12、强电介质膜13及半导体膜14的层叠方向，
[0052]俯视时，源电极15及漏电极16沿着X方向相互对置，
[0053]俯视时，第I上部栅电极17a及第2上部栅电极17b沿着Y方向相互对置，
[0054]X方向及Y方向相互正交，
[0055]X方向及Y方向都与Z方向正交，[0056]高电阻区域32、第I低电阻区域31a及第2低电阻区域31b形成在半导体膜14内，
[0057]俯视时，高电阻区域32沿着Y方向具有宽度WRH，
[0058]俯视时，第I低电阻区域31a沿着Y方向具有宽度WRLl，
[0059]俯视时，第2低电阻区域31b沿着Y方向具有宽度WRL2，
[0060]宽度WRH的值在O以上，
[0061]宽度WRLl的值在O以上，
[0062]宽度WRL2的值在O以上，
[0063]俯视时，高电阻区域32、第I低电阻区域31a及第2低电阻区域31b被夹在第I上部栅电极17a与第2上部栅电极17b之间，
[0064]俯视时，第I低电阻区域31a被夹在第I上部栅电极17a与高电阻区域32之间，
[0065]俯视时，第2低电阻区域31b被夹在第2上部栅电极17b与高电阻区域32之间，
[0066]俯视时，高电阻区域32被夹在第I低电阻区域31a与第2低电阻区域31b之间，
[0067]分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3，同时，在比使强电介质膜13所包含的所有极化反转所需的期间更短的期间Tl内，分别向第I上部栅电极17a及第2上部栅电极17b施加脉冲电压Vl及V2，以使得宽度WRLl及宽度WRL2的值变大且宽度WRH的值变小的工序(b)，其中，
[0068]脉冲电压Vl的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，
[0069]脉冲电压V2的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，
[0070]电压Vs、电压VcU电压V3、脉冲电压Vl及脉冲电压V2满足以下的关系(I)，
[0071]Vs、Vd、V3>Vl、V2(I)，
[0072]工序(b)之后，进行工序(C):分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3，同时，在期间Tl内，再次分别向第I上部栅电极17a及第2上部栅电极17b施加脉冲电压Vl及V2，以使得宽度WRLl及宽度WRL2的值进一步变大且宽度WRH的值进一步变小。
[0073]强电介质膜13也可以与半导体膜14相接。
[0074]也可以满足以下的关系(II)及(III)。
[0075]Vs=Vd=V3(II)；
[0076]V1=V2<V3 (III) ?
[0077]η也可以在3以上。
[0078]η也可以在5以上。
[0079]η也可以在10以上。
[0080]在进行工序(b)之前，宽度WRLl及宽度WRL2的值也可以都为O。
[0081]在进行工序(C)之后，宽度WRH的值也可以为O。
`[0082]【发明效果】
[0083]本公开提供一种驱动非易失性半导体装置的新方法。【专利附图】
【附图说明】
[0084]图1A表示实施方式的非易失性半导体装置的俯视图。
[0085]图1B表示实施方式的非易失性半导体装置的剖视图。
[0086]图2A表示实施方式的非易失性半导体装置的俯视图。
[0087]图2B表示实施方式的非易失性半导体装置的俯视图。
[0088]图3表示实施方式的非易失性半导体装置的俯视图。
[0089]图4A表示实施方式的非易失性半导体装置的俯视图。
[0090]图4B表示实施方式的非易失性半导体装置的俯视图。
[0091]图5表示实施例1的非易失性半导体装置的俯视图。
[0092]图6是表示在实施例1中流过半导体膜14的电流及所施加的脉冲次数之间的关系的图表。
[0093]图7表示施加到实施方式的非易失性半导体装置的脉冲电压VI。
[0094]图8A表示专利文献I公开的非易失性半导体装置920的俯视图。
[0095]图8B表示专利文献I公开的非易失性半导体装置920的剖视图。
【具体实施方式】
[0096]以下，参照附图，说明本公开的实施方式。
[0097](实施方式I)
[0098]图1A是实施方式I的非易失性半导体装置20的俯视图。图1B是图1A所包含的A-A’线的剖视图。
[0099]如图1B所示，非易失性半导体装置20具备:下部栅电极膜12、强电介质膜13、半导体膜14、源电极15及漏电极16。下部栅电极膜12、强电介质膜13及半导体膜14，按照该顺序依次被层叠在基板11 (例如硅基板)上。例如，强电介质膜13与半导体膜14相接。但是，具有极其薄的厚度的如绝缘膜这样的其他膜，可介于强电介质膜13及半导体膜14之间。
[0100]下部栅电极膜12的示例为由SrRuO3膜、钼膜及钛膜构成的层叠体。
[0101]强电介质膜13 的材料的示例为 Pb (Zr，Ti)03、SrBi2Ta2O9、或 Bi4Ti3O1215
[0102]半导体膜14的材料的示例为ZnO、GaN、或InGaZnOx。
[0103]源电极15的示例为由钼膜及钛膜构成的层叠膜。漏电极16的示例也可以是由钼膜及钛膜构成的层叠膜。
[0104]如图1A所示，源电极15及漏电极16形成在半导体膜14上。另外，第I上部栅电极17a及第2上部栅电极17b形成在半导体膜14上。
[0105]第I上部栅电极17a的示例为由金膜、钼膜及钛膜构成的层叠膜。第2上部栅电极17b的示例也是由金膜、钼膜及钛膜构成的层叠膜。
[0106]在此，说明本说明书中所使用的3个方向、即X方向、Y方向及Z方向。这些X方向、Y方向及Z方向也在图1A?图5中示出。
[0107]如图1A及图1B所示，Z方向表示下部栅电极膜12、强电介质膜13及半导体膜14的层叠方向。
[0108]X方向平行于源电极15及漏电极16相互对置的方向。换言之，如图1A及图1B所示，源电极15及漏电极16沿着X方向相互对置。
[0109]Y方向平行于第I上部栅电极17a及第2上部栅电极17b相互对置的方向。换言之，如图1A所示，俯视时，第I上部栅电极17a及第2上部栅电极17b沿着Y方向相互对置。
[0110]当然，X方向及Y方向相互正交。X方向及Y方向都与Z方向正交。
[0111]如图2A所示，高电阻区域32、第I低电阻区域31a及第2低电阻区域31b形成在半导体膜14内。
[0112]高电阻区域32沿着Y方向具有宽度WRH。WRH的值在O以上。
[0113]第I低电阻区域31a沿着Y方向具有宽度WRL1。宽度WRLl的值在O以上。同样，第2低电阻区域31b沿着Y方向具有宽度WRL2。宽度WRL2的值在O以上。
[0114]如图2A所示，高电阻区域32、第I低电阻区域31a及第2低电阻区域31b沿着Y方向介于第I上部栅电极17a及第2上部栅电极17b之间。
[0115]第I低电阻区域31a介于第I上部栅电极17a及高电阻区域32之间。同样，第2低电阻区域31b介于第2上部栅电极17b及高电阻区域32之间。高电阻区域32介于第I低电阻区域31a及第2低电阻区域31b之间。
[0116]图2B表示后述的复位动作之后的初始状态。复位动作使半导体膜14的电阻值上升。因此，能够将半导体膜14的整个区域作为高电阻区域32。在图2B中，宽度WRLl及宽度WRL2都为O。因此，第I低电阻区域31a及第2低电阻区域31b都没有形成在半导体膜14内。
[0117]接着，说明驱动非易失性半导体装置20的方法。
[0118]在非易失性半导体装置20中，根据强电介质膜13所包含的极化方向控制流过半导体膜14的电流。详细而言，在强电介质膜13的极化被设定为向上的情况下，半导体膜14中感应出的电子使半导体膜14的电阻值下降。相反，在强电介质膜13的极化被设定为向下的情况下，从半导体膜14中排出电子，半导体膜14的电阻值上升。
[0119]首先，进行复位动作是有益的。在复位动作中，满足Vl=V2=Vs=Vd的关系的电压Vl、V2、Vs及Vd分别被施加到第I上部栅电极17a、第2上部栅电极17b、源电极15及漏电极16，同时，满足V1>V3的关系的电压V3被施加到下部栅电极膜12。
[0120]更详细而言，例如，向第I上部栅电极17a、第2上部栅电极17b、源电极15、漏电极16施加O伏电压，同时，向下部栅电极膜12施加-15伏的电压V3。由此,将强电介质膜13的全部极化方向设定为向下，半导体膜14整体的电阻值上升。此时，若在非易失性半导体装置20中构成图2B所示的状态则是有益的。
[0121]接着，分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3，同时，在期间Tl期间分别向第I上部栅电极17a及第2上部栅电极17b施加脉冲电压Vl及V2。脉冲电压Vl及V2的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值。期间Tl短于使强电介质膜13所包含的所有极化反转所需的期间。
[0122]电压Vs、电压VcU电压V3、脉冲电压Vl及脉冲电压V2满足以下的关系式(I)。
[0123]Vs、Vd、V3>V1、V2(I)
[0124]电压Vs、电压VcU电压V3、脉冲电压Vl及脉冲电压V2满足例如以下的关系(II)及(III)。
[0125]Vs=Vd=V3(II)；[0126]V1=V2〈V3(III)。 [0127]通过脉冲电压Vl及V2的施加，强电介质膜13所包含的极化方向被设定为向上。但是，如上所述，脉冲电压Vl及V2这两者的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，且脉冲电压Vl及V2是在比使强电介质膜13所包含的所有极化反转所需的期间短的期间Tl内被施加的。因此，强电介质膜13中只有一部分强电介质膜所包含的极化被设定为向上。并不是将强电介质膜13所包含的所有极化设定为向上。 [0128]由此，非易失性半导体装置20的状态从图2A所示的状态变化成图3所示的状态。或者，非易失性半导体装置20的状态从图2B所示的状态变化成图3所示的状态。 [0129]从图2A及图3可知，图3所示的宽度WRH小于图2A所示的宽度WRH。图3所示的宽度WRLl大于图2A所示的宽度WRLl。图3所示的宽度WRL2大于图2A所示的宽度WRL2。 [0130]图7表示脉冲电压Vl的时序图。如图7所示，脉冲电压Vl具有电压Vl及施加期间Tl。相邻的2个脉冲电压Vl之间的期间被定义为T2。当然，期间T2比期间Tl长。 [0131]在电压Vl的绝对值大于使强电介质膜13所包含的所有极化反转所需的电压的绝对值的情况下，不能反复施加脉冲电压Vl及V2。同样，在施加期间Tl长于使强电介质膜13所包含的所有极化反转所需的时间的情况下,也不能反复施加脉冲电压Vl及V2。 [0132]本发明排除n=l的情况。即，本发明排除了不反复施加脉冲电压Vl及V2的情况。在n=l的情况下，从图2A、图2B、图3及图4A所示的状态直接变化到图4B所示的状态。这是因为强电介质膜13所包含的所有极化直接被设定为向上。 [0133]对于阅读了本说明书特别是其实施例的本领域的技术人员而言，脉冲电压Vl的具体的电压V1、波形、期间Tl及期间T2是显而易见的。脉冲电压Vl为矩形波或三角波是有益的。若脉冲电压Vl为矩形波则更有益。 [0134]脉冲电压V2被设为例如与脉冲电压Vl相同。与脉冲电压Vl同时施加脉冲电压V2是有益的。 [0135]如上所述，要求反复施加脉冲电压Vl及V2。换言之，反复η次施加脉冲电压Vl及V2。在此，η是2以上的整数。因此，反复2次以上施加脉冲电压Vl及V2。由此，非易失性半导体装置20的状态从图3所示的状态变化到图4Α所示的状态。 [0136]从图3及图4Α可知，图4Α所示的宽度WRH小于图3所示的宽度WRH。图4Α所示的宽度WRLl大于图3所示的宽度WRLl。图4Α所示的宽度WRL2大于图3所示的宽度WRL2。 [0137]直到源电极15及漏电极16间的电阻值为预先确定的电阻值以下为止，反复施加脉冲电压Vl及V2。通过脉冲电压Vl及V2的施加，非易失性半导体装置20的状态可变化成图4Β所示的状态。在图4Β中，宽度WRH的值为O。换言之，高电阻区域32消失。 [0138]源电极15及漏电极16之间的电阻值可按照如下方式测量。以下，“电阻值”指源电极15及漏电极16之间的电阻值。 [0139]将第I上部栅电极17a及第2上部栅电极17b维持浮置状态，同时，向下部栅电极膜12施加O伏电压。并且，向源电极15及漏电极16之间赋予电位差。由此，测量流过半导体膜14的电流。 [0140]将向源电极15及漏电极16之间施加的电压的绝对值设为脉冲电压Vl的绝对值的I / 5以下是有益的。作为一例，源电极15及漏电极16之间的电位差是0.1伏。通过测量到的电流，求出电阻值。[0141]以下，分别将图2A、图3及图4A所示的半导体膜14的电阻值分别称作第I电阻值、第2电阻值及第3电阻值。从上述的说明可知，满足以下的关系(IV)。
[0142]第I电阻值〉第2电阻值〉第3电阻值(IV)
[0143](实施例)
[0144]通过以下的实施例，更详细说明本公开。
[0145](实施例1)
[0146]通过与专利文献I公开的方法类似的方法，制作实施例1的非易失性半导体装置20。更详细而言，按照以下方式制作实施例1的非易失性半导体装置20。
[0147]首先，准备具有被氧化硅膜覆盖的表面的硅基板11。
[0148]通过在硅基板11上形成钛膜及钼膜，从而获得下部栅电极膜12。钛膜具有5纳米的厚度。钼膜具有30纳米的厚度。
[0149]接着，通过脉冲激光堆积法，在下部栅电极膜12上形成了 SrRu03(以下称作“SR0”)膜。SRO膜具有10纳米的厚度。
[0150]将硅基板11加热至700 °C，通过脉冲激光堆积法在下部栅电极膜12上形成Pb (Zr，Ti) O3膜，获得强电介质膜13。Pb (Zr，Ti) O3膜具有675纳米的厚度。
[0151]接着，将硅基板11加热至400°C，在Pb (Zr，Ti) O3膜上形成ZnO膜，获得半导体膜
14。ZnO膜具有30纳米的厚度。
[0152]通过光刻，在半导体膜14上形成了抗蚀剂的图案。之后，在半导体膜14中，通过使用了硝酸的蚀刻去除未被抗蚀剂覆盖的部分。
[0153]接着，通过光刻，在半导体膜14上再次形成抗蚀剂的图案，通过电子线蒸镀法，在图案上形成具有5纳米厚度的钛膜、和具有30纳米厚度的钼膜。
[0154]去除抗蚀剂，形成源电极15、漏电极16、第I上部栅电极17a及第2上部栅电极17b。由此，获得实施例1的非易失性半导体装置20。
[0155]长度Lx、长度Ly、长度LL及长度IL(参照图5)分别是80微米、80微米、50微米及60微米。
[0156]首先，进行复位动作。分别向第I上部栅电极17a、第2上部栅电极17b、源电极15及漏电极16施加满足Vl=V2=Vs=Vd=0伏的关系的电压V1、V2、Vs及Vd，同时，向下部栅电极膜12施加-15伏的电压V3。施加电压V3的时间是10微秒。
[0157]接着，对所得到的非易失性半导体装置20施加脉冲电压Vl及V2。脉冲电压V2与脉冲电压Vl相同。
[0158]以下详细表示脉冲电压VI。
[0159]Vl:-6 伏
[0160]Tl: 10 纳秒
[0161](参照图7)
[0162]施加脉冲电压Vl及V2之后，向源电极15及漏电极16之间赋予0.1伏的电位差，测量流过半导体膜14的电流。测量到的电流值约为1.49X IO-6安培。
[0163]经过2微秒(期间T2)之后，再次向所得到的非易失性半导体装置20施加脉冲电压Vl及V2。之后，同样地测量流过半导体膜14的电流。反复10次上述动作。图6表示脉冲的施加次数及流过半导体膜14的电流之间的关系。[0164]从图6可知，伴随着脉冲施加次数的增加，电流值慢慢增加。
[0165] 【工业上的可利用性】
[0166]本公开的方法可用于多值存储器或可变电阻元件。
[0167]【符号说明】
[0168]11:基板
[0169]12:下部栅电极膜
[0170]13:强电介质膜
[0171]14:半导体膜
[0172]15:源电极
[0173]16:漏电极
[0174]17a:第I上部栅电极
[0175]17b:第2上部栅电极
[0176]20:非易失性半导体装置
[0177]31a:第I低电阻区域
[0178]31b:第2低电阻区域
[0179]32:高电阻区域
[0180]WRLl:第I低电阻区域31a的宽度
[0181]WRL2:第2低电阻区域31b的宽度
[0182]WRH:高电阻区域32的宽度
【权利要求】
1.一种驱动非易失性半导体装置的方法，包括以下工序: 准备所述非易失性半导体装置的工序a，其中， 所述非易失性半导体装置具备:下部栅电极膜、强电介质膜、半导体膜、源电极、漏电极、第I上部栅电极及第2上部栅电极， 所述下部栅电极膜、所述强电介质膜及所述半导体膜按照该顺序依次被层叠， 所述源电极、所述漏电极、所述第I上部栅电极及所述第2上部栅电极形成在所述半导体膜上， Z方向表示所述下部栅电极膜、所述强电介质膜及所述半导体膜的层叠方向， 俯视时，所述源电极及所述漏电极沿着X方向相互对置， 俯视时，所述第I上部栅电极及所述第2上部栅电极沿着Y方向相互对置， 所述X方向及所述Y方向相互正交， 所述X方向及所述Y方向都与所述Z方向正交， 高电阻区域、第I低电阻区域及第2低电阻区域形成在所述半导体膜内， 俯视时，所述高电阻区域沿着所述Y方向具有宽度WRH， 俯视时，所述第I低电阻区域沿着所述Y方向具有宽度WRL1， 俯视时，所述第2低电阻区域沿着所述Y方向具有宽度WRL2， 所述宽度WRH的值在O以上， 所述宽度WRLl的值在O以上， 所述宽度WRL2的值在O以上， 俯视时，所述高电阻区域、所述第I低电阻区域及所述第2低电阻区域被夹在所述第I上部栅电极与所述第2上部栅电极之间，俯视时，所述第I低电阻区域被夹在所述第I上部栅电极与所述高电阻区域之间，俯视时，所述第2低电阻区域被夹在所述第2上部栅电极与所述高电阻区域之间，俯视时，所述高电阻区域被夹在所述第I低电阻区域与所述第2低电阻区域之间；分别向所述源电极、所述漏电极及所述下部栅电极膜施加电压Vs、电压Vd及电压V3，同时，在比使所述强电介质膜所包含的所有极化反转所需的期间更短的期间Tl内，分别向所述第I上部栅电极及所述第2上部栅电极施加脉冲电压Vl及V2，以使得所述宽度WRLl及所述宽度WRL2的值变大且所述宽度WRH的值变小的工序b，其中， 所述脉冲电压Vl的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值， 所述脉冲电压V2的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值， 所述电压Vs、所述电压Vd、所述电压V3、所述脉冲电压VI及所述脉冲电压V2满足以下的关系I，
Vs、Vd、V3>Vl、V2(I)， 反复进行η次所述工序b直到所述源电极及所述漏电极间的电阻值成为预先确定的电阻值以下为止的工序c，其中η表示2以上的整数。
2.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， 所述强电介质膜与所述半导体膜相接。
3.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，满足以下的关系II及 III:
Vs=Vd=V3(II),
V1=V2<V3 (III)。
4.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， η为3以上。
5.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， η为5以上。
6.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， η为10以上。
7.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， 在进行所述工序b之前，所述宽度WRLl及所述宽度WRL2的值都为O。
8.根据权利要求1所述的驱动非易失性半导体装置的方法，其中， 在进行所述工序c之后，所述宽度WRH的值为O。
9.一种驱动非 易失性半导体装置的方法，包括以下工序: 准备所述非易失性半导体装置的工序a，其中， 所述非易失性半导体装置具备:下部栅电极膜、强电介质膜、半导体膜、源电极、漏电极、第I上部栅电极及第2上部栅电极， 所述下部栅电极膜、所述强电介质膜及所述半导体膜按照该顺序依次被层叠， 所述源电极、所述漏电极、所述第I上部栅电极及所述第2上部栅电极形成在所述半导体膜上， Z方向表示所述下部栅电极膜、所述强电介质膜及所述半导体膜14的层叠方向， 俯视时，所述源电极及所述漏电极沿着X方向相互对置， 俯视时，所述第I上部栅电极及所述第2上部栅电极沿着Y方向相互对置， 所述X方向及所述Y方向相互正交， 所述X方向及所述Y方向都与所述Z方向正交， 高电阻区域、第I低电阻区域及第2低电阻区域形成在所述半导体膜内， 俯视时，所述高电阻区域沿着所述Y方向具有宽度WRH， 俯视时，所述第I低电阻区域沿着所述Y方向具有宽度WRLl， 俯视时，所述第2低电阻区域沿着所述Y方向具有宽度WRL2， 所述宽度WRH的值在O以上， 所述宽度WRLl的值在O以上， 所述宽度WRL2的值在O以上， 俯视时，所述高电阻区域、所述第I低电阻区域及所述第2低电阻区域被夹在所述第I上部栅电极与所述第2上部栅电极17b之间， 俯视时，所述第I低电阻区域被夹在所述第I上部栅电极与所述高电阻区域之间， 俯视时，所述第2低电阻区域被夹在所述第2上部栅电极与所述高电阻区域之间， 俯视时，所述高电阻区域被夹在所述第I低电阻区域与所述第2低电阻区域之间； 分别向所述源电极、所述漏电极及所述下部栅电极膜施加电压Vs、电压Vd及电压V3，同时，在比使所述强电介质膜所包含的所有极化反转所需的期间更短的期间Tl内，分别向所述第I上部栅电极及所述第2上部栅电极施加脉冲电压Vl及V2，以使得所述宽度WRLl及所述宽度WRL2的值变大且所述宽度WRH的值变小的工序b，其中， 所述脉冲电压Vl的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值， 所述脉冲电压V2的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值， 所述电压Vs、所述电压Vd、所述电压V3、所述脉冲电压VI及所述脉冲电压V2满足以下的关系I，
Vs、Vd、V3>V1、V2(I)， 工序b之后，进行工序c:分别向所述源电极、所述漏电极及所述下部栅电极膜施加所述电压Vs、所述电压Vd及所述电压V3，同时，在所述期间Tl内，再次分别向所述第I上部栅电极及所述第2上部栅电极(17b)施加所述脉冲电压Vl及V2，以使得所述宽度WRLl及所述宽度WRL2的值进一步变大且所述宽度WRH的值进一步变小。
10.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， 所述强电介质膜与所述半导体膜相接。
11.根据 权利要求9所述的驱动非易失性半导体装置的方法，其中，满足以下的关系II及 III:
Vs=Vd=V3(II),
V1=V2<V3 (III)。
12.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， η为3以上。
13.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， η为5以上。
14.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， η为10以上。
15.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， 在进行所述工序b之前，所述宽度WRLl及所述宽度WRL2的值都为O。
16.根据权利要求9所述的驱动非易失性半导体装置的方法，其中， 在进行所述工序c之后，所述宽度WRH的值为O。
【文档编号】H01L49/00GK103636128SQ201380002007
【公开日】2014年3月12日 申请日期:2013年5月22日 优先权日:2012年6月4日
【发明者】金子幸广 申请人:松下电器产业株式会社