具有3d沟道的半导体器件及其制造方法

具有3d沟道的半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件，其包括具有在第一方向上纵向对准的第一鳍、第二鳍和第三鳍的基板。第一沟槽在第一鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。场绝缘材料的第一部分设置在第一沟槽中，场绝缘材料的第二部分设置在第二沟槽中。场绝缘材料的第二部分的上表面在第二沟槽中在第二鳍和第三鳍的最上表面下面的水平处凹进。第一虚设栅极设置在场绝缘材料的第一部分的上表面上，第二虚设栅极至少部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。
【专利说明】具有3D沟道的半导体器件及其制造方法

【技术领域】
[0001] 本发明构思涉及具有三维（3D)沟道的半导体器件和制造具有3D沟道的半导体器 件的方法。

【背景技术】
[0002] 已经开发了多种技术来增加半导体器件的集成度。一种当前的技术是提供多栅晶 体管结构，在该多栅晶体管结构中由基板形成鳍形(或纳米线形）硅主体，并且在硅主体的 表面上形成多个栅极以在硅主体内限定3D沟道区。
[0003] 3D沟道有利于规模的减小，至少部分是因为不必增加栅极长度(或沟道长度)来实 现具有相对足够电流控制能力的晶体管。此外，能够有效地抑制其中晶体管的沟道区的电 势受到漏极电压影响的短沟道效应（SCE)。


【发明内容】

[0004] 根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：基板，具有 第一和第二沟槽以及在第一方向上纵向对准的第一、第二和第三鳍，其中第一沟槽在第一 鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。该半导体器件还包括场绝缘 材料的第一部分和场绝缘材料的第二部分，场绝缘材料的第一部分设置在插置在第一鳍和 第二鳍之间的第一沟槽中，场绝缘材料的第二部分设置在插置在第二鳍和第三鳍之间的第 二沟槽中，其中场绝缘材料的第二部分的上表面在第二沟槽中在第二鳍和第三鳍的最上表 面下面的水平处凹进。该半导体器件还包括：多个有源栅极，设置在第一鳍、第二鳍和第三 鳍上；第一虚设栅极，设置在场绝缘材料的第一部分的上表面上；以及第二虚设栅极，至少 部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。
[0005] 第一沟槽的深度可以小于第二沟槽的深度，第一沟槽在第一方向上的宽度可以小 于第二沟槽在第一方向上的宽度。
[0006] 半导体器件可以还包括跨过第二沟槽与第二虚设栅极相对的第三虚设栅极，其中 第三虚设栅极至少部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。
[0007] 第二虚设栅极的第一部分可以在与第二沟槽的边缘相邻的第二鳍的上表面上方 延伸，第二虚设栅极的第二部分可以沿着沟槽的侧壁延伸到场绝缘材料的第二部分的上表 面。此外，第二虚设栅极可以包括其中限定空间的第一金属层和占据该空间的第二金属层， 第二虚设栅极的第一部分和第二部分二者可以包括第一金属层和第二金属层。备选地，第 二虚设栅极的仅第一部分可以包括第一金属层和第二金属层二者，使得由第一金属层限定 的空间完全在第二鳍的上表面的水平之上。
[0008] 第二虚设栅极可以包括在第二鳍的上表面上方的第一侧壁间隔物以及在第二沟 槽内在场绝缘材料的第二部分的上表面上方延伸的第二侧壁间隔物。
[0009] 第二虚设栅极可以包括至少一个金属层，该至少一个金属层全部位于场绝缘材料 的第二部分的上表面上方。此外，第二虚设栅极可以包括其中限定空间的第一金属层和占 据该空间的第二金属层，第一金属层和第二金属层二者的全部可以位于场绝缘材料的第二 部分的上表面上方。
[0010] 该半导体器件还可以包括在相邻有源栅极之间、在第一虚设栅极和一相邻有源栅 极之间、以及在第二虚设栅极与另一相邻有源栅极之间的源极/漏极区。此外，源极/漏极 区可以是压应力感生材料或张应力感生材料的其中之一的外延区。
[0011] 根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：基板，包 括第一有源区和第二有源区，第一有源区包括第一沟槽，第一有源区和第二有源区由插置 在其间的第二沟槽划界。该半导体器件还包括在第一方向上纵向对准的第一鳍、第二鳍和 第三鳍的多个平行的组，每个组的第一鳍和第二鳍包含在第一有源区中，每个组的第三鳍 包含在第二有源区中，其中第一沟槽在每个组的第一鳍和第二鳍之间延伸，第二沟槽在每 个组的第二鳍和第三鳍之间延伸。该半导体器件还包括场绝缘材料的第一部分和场绝缘材 料的第二部分，场绝缘材料的第一部分设置在插置在每个相应组的第一鳍和第二鳍之间的 第一沟槽中，场绝缘材料的第二部分设置在插置在每个相应组的第二鳍和第三鳍之间的第 二沟槽中，其中场绝缘材料的第二部分的上表面在第二沟槽中在每个相应组的第二鳍和第 三鳍的最上表面下面的水平处凹进。该半导体器件还包括：多个有源栅极，设置在每个组的 第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在相应的场绝缘材料的第一部分的上表面 上；第二虚设栅极，至少部分地延伸到第二沟槽中至与每个组的第二鳍相邻的相应的场绝 缘材料的第二部分的上表面；以及第三虚设栅极，至少部分地延伸到第二沟槽中至与每个 组的第三鳍相邻的相应的场绝缘材料的第二部分的上表面。
[0012] 第一沟槽的深度可以小于第二沟槽的深度，第一沟槽在第一方向上的宽度可以小 于第二沟槽在第一方向上的宽度。
[0013] 每个第二虚设栅极的第一部分可以在与第二沟槽的边缘相邻的相应的第二鳍的 上表面上方延伸，每个第二虚设栅极的第二部分可以沿着第二沟槽的侧壁延伸到场绝缘材 料的第二部分的上表面。此外，每个第三虚设栅极的第一部分可以在与第二沟槽的相对边 缘相邻的相应的第三鳍的上表面上方延伸，每个第三虚设栅极的第二部分可以沿着第二沟 槽的相对侧壁延伸到场绝缘材料的第二部分的上表面。另外，有源栅极以及第一、第二和第 三虚设栅极的每个可以包括其中限定空间的第一金属层和占据该空间的第二金属层。第二 虚设栅极和第三虚设栅极的第一部分和第二部分都可以包括第一金属层和第二金属层。备 选地，第二和第三虚设栅极的仅第一部分可以包括第一金属层和第二金属层二者，使得由 第一金属层限定的空间完全在相应的第二和第三鳍的上表面的水平之上。
[0014] 每个第二虚设栅极可以包括在相应的第二鳍的上表面上方的第一侧壁间隔物以 及在第二沟槽内在场绝缘材料的第二部分的上表面上方延伸的第二侧壁间隔物。此外，每 个第三虚设栅极可以包括在相应的第三鳍的上表面上方的第三侧壁间隔物以及在第二沟 槽内在场绝缘材料的第二部分的上表面上方延伸的第四侧壁间隔物。
[0015] 第二虚设栅极和第三虚设栅极的每个可以包括其中限定空间的第一金属层和占 据该空间的第二金属层，第一和第二金属层二者的全部可以位于场绝缘材料的第二部分的 上表面上方。
[0016] 该半导体器件还可以包括在相邻有源栅极之间、在每个第一虚设栅极和一相邻有 源栅极之间、在每个第二虚设栅极与另一相邻有源栅极之间、以及在每个第三虚设栅极与 又一相邻有源栅极之间的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张 应力感生材料的其中之一的外延区。
[0017] 根据本发明构思的又一方面，提供一种半导体器件，该半导体器件包括：基板，具 有沟槽；以及第一鳍和第二鳍，在第一方向上纵向对准，其中沟槽在第一鳍和第二鳍之间延 伸。半导体器件还包括设置在插置在第一鳍和第二鳍之间的沟槽中的一部分场绝缘材料， 其中该部分场绝缘材料的上表面设置在第一鳍和第二鳍的最上表面下面的水平处。该半导 体器件还包括：设置在第一鳍和第二鳍上的多个有源栅极；第一虚设栅极，至少部分地延 伸到沟槽中至该部分场绝缘材料的上表面；以及第二虚设栅极，跨过沟槽与第一虚设栅极 相对，第二虚设栅极至少部分地延伸到沟槽中至该部分场绝缘材料的上表面。
[0018] 沟槽可以为第一和第二有源区划界，第一鳍可以在第一有源区中并且第二鳍可以 在第二有源区中。
[0019] 第一虚设栅极的第一部分可以在与沟槽的边缘相邻的第一鳍的上表面上方延伸， 每个第一虚设栅极的第二部分可以沿着沟槽的侧壁延伸到该部分场绝缘材料的上表面。此 夕卜，第二虚设栅极的第一部分可以在与沟槽的相对边缘相邻的第二鳍的上表面上方延伸， 第二虚设栅极的第二部分可以沿着沟槽的相对侧壁延伸到该部分场绝缘材料的上表面。
[0020] 第一和第二虚设栅极的每个可以包括至少一个金属层，该至少一个金属层全部位 于该部分场绝缘材料的上表面上方。
[0021] 该半导体器件还可以包括在相应的第一和第二有源区中并且与相应的第一和第 二虚设栅极相邻的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感 生材料的其中之一的外延区。
[0022] 根据本发明构思的又一方面，提供一种半导体器件，该半导体器件包括：基板，具 有第一和第二沟槽；以及在第一方向上纵向对准的第一鳍、第二鳍和第三鳍，其中第一沟槽 在第一鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。该半导体器件还包括： 场绝缘材料的第一部分，设置在插置在第一鳍和第二鳍之间的第一沟槽中；场绝缘材料的 第二部分，设置在插置在第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分 的上表面设置在第二鳍和第三鳍的最上表面上方的水平处。该半导体器件还包括：多个有 源栅极，设置在第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在场绝缘材料的第一部分 的上表面上；以及第二和第三虚设栅极，至少部分地设置在场绝缘材料的第二部分的上表 面上。
[0023] 第一沟槽的深度可以小于第二沟槽的深度，以及第一沟槽在第一方向上的宽度可 以小于第二沟槽在第一方向上的宽度。
[0024] 第二和第三虚设栅极可以均包括：在场绝缘材料的第二部分的上表面上方延伸的 第一部分；以及分别延伸到第二鳍和第三鳍的最上表面下面的第二部分。
[0025] 该半导体器件还可以包括在相邻有源栅极之间、在第一虚设栅极和一相邻有源栅 极之间、在第二虚设栅极与另一相邻有源栅极之间、以及在第三虚设栅极与又一相邻有源 栅极之间的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感生材料 的其中之一的外延区。
[0026] 根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：基板，包 括第一和第二有源区，第一有源区包括第一沟槽，第一和第二有源区通过插置在其间的第 二沟槽划界，第二沟槽具有比第一沟槽大的深度。该半导体器件还包括在第一方向上纵向 对准的第一鳍、第二鳍和第三鳍的多个平行的组，每个组的第一鳍和第二鳍包含在第一有 源区中，每个组的第三鳍包含在第二有源区中，其中第一沟槽在每个组的第一鳍和第二鳍 之间延伸，第二沟槽在每个组的所述第二鳍和第三鳍之间延伸。该半导体器件还包括场绝 缘材料的第一部分和场绝缘材料的第二部分，场绝缘材料的第一部分设置在插置在每个相 应组的第一鳍和第二鳍之间的第一沟槽中，场绝缘材料的第二部分设置在插置在每个相应 组的第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分的上表面设置在每个 相应组的第二鳍和第三鳍的最上表面以上的水平处。该半导体器件还包括：多个有源栅极， 设置在每个组的第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在相应的场绝缘材料的第 一部分的上表面上；第二虚设栅极，至少部分地设置在与每个组的第二鳍相邻的相应的场 绝缘材料的第二部分的上表面上；以及第三虚设栅极，至少部分地设置在与每个组的第三 鳍相邻的相应的场绝缘材料的第二部分的上表面上。

【专利附图】

【附图说明】
[0027] 本发明构思的以上和其它目的、特征和优点将从以下结合附图对优选实施方式进 行的详细描述而变得更加明显，在附图中：
[0028] 图1是根据本发明构思的半导体器件的各种元件的布局的图示；
[0029] 图2是图1的布局中鳍和场绝缘膜的平面图；
[0030] 图3是根据本发明构思的半导体器件的第一实施方式的透视图；
[0031] 图4是图3的半导体器件的鳍和场绝缘膜的透视图；
[0032] 图5是具有图3的半导体器件的鳍和沟槽的基板的透视图；
[0033] 图6A是沿着图3的线A-A截取的示例性截面图；
[0034] 图6B是沿着图1的线D-D截取的示例性截面图；
[0035] 图7是沿着图3的线B-B截取的示例性截面图；
[0036] 图8A是根据本发明构思的半导体器件的第二实施方式的一个示例的截面图；
[0037] 图8B是根据本发明构思的半导体器件的第二实施方式的另一示例的截面图；
[0038] 图8C是根据本发明构思的半导体器件的第二实施方式的又一示例的截面图；
[0039] 图9是根据本发明构思的半导体器件的第三实施方式的截面图；
[0040] 图10是根据本发明构思的半导体器件的第四实施方式的截面图；
[0041] 图11是根据本发明构思的半导体器件的第五实施方式的截面图；
[0042] 图12A是用于说明根据本发明构思的半导体器件的一个或多个实施方式的虚设 栅极的平面图；
[0043] 图12B是沿着图12A的线G-G截取的示例性截面图；
[0044] 图13、图14、图15、图16、图17、图18、图19、图20、图21和图22是在描述根据本 发明构思的半导体器件的制造方法中用于参考的布局图和透视图；
[0045] 图23是包括根据本发明构思的一个或多个实施方式的半导体器件的电子器件的 框图；以及
[0046] 图24是包括根据本发明构思的一个或多个实施方式的半导体器件的电子系统的 框图。

【具体实施方式】
[0047]本发明构思的优点和特征以及完成其的方法可以通过参考以下对优选实施方式 的详细描述和附图而被更容易地理解。然而，本发明构思可以以许多不同的形式实施，而不 应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整 并且将向本领域的技术人员全面传达本发明构思，本发明构思仅将由权利要求限定。在图 中，为了清晰，夸大了层和区域的厚度。
[0048]此外，相同的附图标记在整个附图中被用于表示相同的元件。因此，为了简洁起 见，当其它实施方式的相同元件已经被详细描述时，某些实施方式的一些元件的详细描述 可以被省略。
[0049]将理解，当一个元件或层被称为在另一元件或层"上"或"连接到"另一元件或层 时，它可以直接在所述另一元件或层上或者直接连接到所述另一元件或层，或者可以存在 居间元件或层。相反，当一个元件被称为"直接在"另一元件或层"上"或"直接连接到"另 一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使 用时，术语"和/或"包括一个或多个相关列举项目的任意和所有组合。
[0050] 为了便于描述，可以在此使用空间相对术语，诸如"在……下面"、"以下"、"下"、 "在……上方"、"上"等来描述在图中所示的取向中一个元件或特征与其它元件或特征的关 系。此外，由于附图将概括地显示，因此术语"上"可被用于隐含在图中所示的取向中特定 元件的最上表面。同样地，术语"下"可被用于隐含在图中所示的取向中特定元件的最下表 面。
[0051] 在描述本发明的文本中(特别是在权利要求的文本中）使用的术语"一"和"所述" 以及类似指示物将被理解为涵盖单数和复数二者，除非在此清晰地另有表示或者与上下文 明确冲突。术语"包含"、"具有"、"包括"等将被理解为开放式术语(即，指的是"包括但不限 于")，除非另外说明。
[0052] 将理解，虽然术语第一、第二等可以在此被用于描述不同的元件，但是这些元件不 受这些术语限制。这些术语仅被用于根据他们在说明书和权利要求书中被提及的顺序来区 分一个元件与另一元件。因而，虽然一个元件可以在本公开的一个位置被称为第一元件，但 是相同的元件可以在本公开的另一位置被称为第二元件。
[0053] 将参考在其中显示了本发明的优选实施方式的透视图、截面图和/或平面图来描 述本发明构思。事实上，区域或特征可由于制造技术和/或容差而具有与所示出的不同的 形状或相对尺寸。也就是说，在图中示出的区域以示意性形式示出，区域的形状通过图示方 式被简单地呈现而不作为限制。
[0054] 除非另外地定义，在此使用的所有技术和科学术语具有与本发明所属的领域中的 普通技术人员通常理解的相同含义。此外，术语"膜"可被用于指代相同材料层的分离部分， 即使这些部分毗邻。
[0055] 现在将参考图1至图7详细描述本发明构思的第一实施方式。
[0056] 首先参考图1和图2。这里，图1是根据本发明构思的半导体器件的各个元件的布 局的图示，图2是图1的布局中鳍和场绝缘膜的平面图。
[0057] 根据本发明构思的第一实施方式的半导体器件1包括多个有源区ACTl至ACT2、 ACTll至ACT21和ACT12至ACT22、多个鳍Fl至F8、Fll至F81和F12至F82、多个栅极 147_1、147_2、147_5 和 147_6、以及多个虚设栅极 247_1 和 347_1 至 347_4。
[0058] 有源区ACTl至ACT2、ACTll至ACT21和ACT12至ACT22可以以矩阵的形式布置， 如所示的。例如，有源区ACTl可以在第二方向Yl上邻近有源区ACTll和ACT12,并且可以 在垂直于第二方向Yl的第一方向Xl上邻近有源区ACT2。多个有源区ACTl至ACT2、ACT11 至ACT21和ACT12至ACT22可以由第三场绝缘膜（图3中的113,随后描述）限定。
[0059] 鳍Fl至F8、Fll至F81和F12至F82中的至少一个设置在相应的有源区ACTl至 ACT2、ACTll至ACT21和ACT12至ACT22的每个中。例如，多个鳍Fl至F2、Fll至F21和 F12至F22可以布置在有源区ACTl中，多个鳍F3至F4、F31至F41和F32至F42可以布置 在有源区ACT2中。
[0060] 多个鳍Fl至F8、F11至F81和F12至F82均可以具有线形形式（S卩，细长的水平截 面）并且在平面图中看时在第二方向Yl上纵向地延伸。
[0061] 一些鳍(例如F1、F2、F5和F6)可以在其长度方向上（S卩，沿着第二方向Yl上的线， 因此第二方向Yl可以在下文中被称为鳍的"长度"方向）对准。此外，一些鳍(例如F2、F21 和F22)可以在其宽度方向上（S卩，在第一方向Xl上，因此第一方向Xl也可以在下文中被称 为鳍的"宽度"方向）彼此间隔开。
[0062] 如图2所示，在第二方向Yl上彼此相邻的有源区之间(例如在ACTl和ACTll之间 以及在ACTl和ACT12之间）的距离W2可以大于在第二方向Yl上（S卩，在鳍的长度方向上） 彼此相邻的第一鳍Fl和第二鳍F2之间的距离Wl。
[0063] 如图1所示，掩模MSK2和MSK3是每个在第一方向Xl上纵向延伸的线形图案。然 而，本发明构思不限于此。掩模MSK2是用于形成随后将被描述的第二场绝缘膜112,掩模 MSK3是用于形成随后将被描述的第三场绝缘膜113。
[0064] 多个栅极(有源栅极）147_1、147_2、147_5和147_6也可以均在第一方向Xl上纵 向延伸，多个虚设栅极247_1和347_1至347_4也可以在第一方向Xl上纵向延伸。
[0065]图3是根据本发明构思的半导体器件的第一实施方式的透视图，图4是图3的半 导体器件的鳍和场绝缘膜的透视图，图5是具有图3的半导体器件的鳍和沟槽的基板的透 视图。
[0066] 如在图3至图5中最佳示出的，鳍FI、F2、F5和F6可以是基板101的部分，并且 可以包括从基板101的块体生长的外延层。这些图显示了多组纵向对准的鳍中的一组，其 中四个鳍F1、F2、F5和F6在长度方向Yl上纵向对准。然而，将理解，本发明构思不限于在 每组纵向对准的鳍中仅四个鳍对准。作为示例，基板101可以由选自由Si、Ge、SiGe、GaP、 GaAs、SiC、SiGeC、InAs和InP组成的组的一种或多种半导体材料制成。此外，作为另一示 例，基板可以由在下面的结构诸如SOI(绝缘体上硅）基板上面的半导体层组成。
[0067] 图3至图5还将鳍F1、F2、F5和F6显示为具有长方体的形式，但是本发明构思不 限于此。例如，代替地，鳍F1、F2、F5和F6可以均具有其相对长边(鳍Fl和F2的Ml和M2) 被斜切或圆化的顶部。另一方面，在长度方向上彼此相邻的鳍的相对短边中的相应短边彼 此面对，如在图中由彼此面对的鳍Fl的第一短边Sl和鳍F2的第二短边S2例示的。甚至 在其中鳍的顶部具有斜切或圆化的边的实施方式中，显然相对长的边Ml和M2仍可以被本 发明构思所属领域中的技术人员容易地与短边Sl和S2区别开。
[0068] 鳍F1、F2、F5和F6组成多栅晶体管器件的有源图案。也就是说，彼此连接的沟道 可以沿着鳍FI、F2、F5和F6的三条边形成或者可以形成在鳍FI、F2、F5和F6的彼此面对 的边上。
[0069] 此外，如图5所示，第一沟槽501为鳍Fl和F2的长边Ml和M2划界。第二沟槽502 为彼此面对的鳍Fl和F2的短边Sl和S2划界。各第三沟槽503为彼此面对的鳍F2和F6 的短边以及彼此面对的鳍Fl和F5的短边划界。
[0070] 在本实施方式的示出的示例中，第一沟槽501和第二沟槽502是浅沟槽，第三沟槽 503是深沟槽。也就是说，第三沟槽503的深度D3大于第一沟槽501的深度Dl和第二沟槽 502的深度D2。第一沟槽501的深度Dl和第二沟槽502的深度D2在其中第一沟槽501和 第二沟槽502同时形成的情形下可以彼此相等，但是在其中第一沟槽501和第二沟槽502 在制造工艺的不同阶段期间形成的情形下可以彼此不同。
[0071] 再次参考图3,场绝缘膜111、112和113可以设置在基板101上，并且围绕鳍F1、 F2、F5和F6的部分。
[0072] 此外，在本实施方式的示出的示例中，第一场绝缘膜111在第二方向Yl上纵向延 伸，第二场绝缘膜112和第三场绝缘膜113在第一方向Xl上纵向延伸。作为示例，场绝缘 膜111、112或113可以由氧化物、氮化物、氮氧化物或其组合形成。
[0073] 此外，第一场绝缘膜111形成在第一沟槽501的至少一部分中，第二场绝缘膜112 形成在第二沟槽502的至少一部分中，各第三场绝缘膜113形成在每个第三沟槽503的至 少一部分中。换言之，第一场绝缘膜111可以与鳍Fl和F2的长边Ml和M2接触，第二场绝 缘膜112可以接触鳍Fl和F2的短边Sl和S2中面对的短边。也就是说，第二场绝缘膜112 接触鳍Fl和F2的侧壁表面。一个第三场绝缘膜113可以接触鳍F2和F6的短边中面对的 短边，另一第三场绝缘膜113可以接触鳍Fl和F5的短边中面对的短边。
[0074] 然而，第一场绝缘膜111可以仅占据第一沟槽501的一部分，第二场绝缘膜112可 以填充第二沟槽502,第三场绝缘膜113可以填充第三沟槽503。在此情形下，第一场绝缘膜 111的上表面低于第二场绝缘膜112的上表面和第三场绝缘膜113的上表面。在图3和图4 (以及在此随后描述的一些其它图)中，第一场绝缘膜111的高度是H0,第二场绝缘膜112的 高度是H0+H1，第三场绝缘膜113的高度是H2。也就是说，第二场绝缘膜112可以比第一场 绝缘膜111高(或厚)H1，第三场绝缘膜113可以比第二场绝缘膜112高(或厚)H2-(H0+H1)。 此外，第三场绝缘膜113的宽度W2可以大于第二场绝缘膜112的宽度W1。
[0075] 栅极147_1、147_2、147_5和147_6可以设置在鳍F1、F2、F5和F6上并且与鳍F1、 F2、F5和F6交叉。例如，第一和第二栅极147_1和147_2可以均设置在第一鳍Fl上并且 与第一鳍Fl交叉，第五和第六栅极147_5和147_6可以设置在第二鳍F2上并且与第二鳍 F2交叉。
[0076] 在本实施方式的示例中，仅一个第一虚设栅极形成在第二场绝缘膜112上。这在 图3中由设置在第二场绝缘膜112上的第一虚设栅极247_1例示。单一虚设栅极的提供用 于将器件的布局尺寸保持至最小。如上所述，其中场绝缘膜112和设置在其上的一个虚设 栅极247_1 -起插置在相邻的鳍(例如Fl和F2)之间的结构在此被称为单扩散断开（single diffusionbreak)。此外，在本实施方式的示例中，第一虚设栅极247_1比第二场绝缘膜 112窄(参见随后描述的图7)。因此，第一虚设栅极247_1能够稳定地形成在第二场绝缘膜 112上并且被第二场绝缘膜112支撑。
[0077] 此外，在本实施方式的示例中，第二虚设栅极347_1形成在第三场绝缘膜113和第 一鳍Fl上，第三虚设栅极347_2形成在第三场绝缘膜113和第五鳍F5上。类似地，第四虚 设栅极347_3形成在第三场绝缘膜113和第二鳍F2上，第五虚设栅极347_4形成在第三场 绝缘膜113和第六鳍F6上。包括插置在相邻的鳍(例如Fl和F5)之间的场绝缘膜113和 设置在其上的两个虚设栅极(例如347_1和347_2)的结构在此被称为双扩散断开（double diffusionbreak)。
[0078] 现在参考图6A和图7,其中图6A是沿着图3的线A-A截取的示例性截面图，图7 是沿图3的线B-B截取的示例性截面图。
[0079] 每个栅极(例如147_1)可以包括两个或更多金属层MGl和MG2。在此情形下，第 一金属层MGl用于调整功函数。为此，第一金属层MGl可以例如由选自由TiN、TaN、TiC和 TaC组成的组的至少一种材料形成。另一方面，第二金属层MG2用于填充由第一金属层MGl 留下的空间。第二金属层MG2可以例如由W或Al形成。栅极147_1能够通过置换工艺(或 后栅工艺）或本质上其它已知工艺形成。
[0080] 每个虚设栅极(例如247_1)可具有类似于栅极147_1的截面结构。例如，在示出 的实施方式中，虚设栅极247_1包括具有与栅极147_1相同的横截面形状和尺寸以及相同 成分的两个金属层MGl和MG2。
[0081] 栅极绝缘膜145插置在第一鳍Fl和栅极147_1之间。如图6A所示，栅极绝缘膜 145可以在第一鳍Fl的上表面上以及第一鳍Fl的侧表面的上部分上延伸。此外，栅极绝缘 膜145可以插置在栅极147_1和第一场绝缘膜111之间。栅极绝缘膜145可以包括高k电 介质，即具有比硅氧化物的介电常数高的介电常数的材料。作为示例，栅极绝缘膜145可以 是Hf02、Zr02 或Ta205 的膜。
[0082] 如图7所示，多个源极/漏极161和162可以提供在多个栅极147_I、147_2、147_5 和147_6之间以及在栅极(例如147_1)和虚设栅极(例如247-1)之间。源极/漏极161和 162可以是在鳍FI、F2、F5和F6的上表面的水平之上突出的提升的源极/漏极。此外，源 极/漏极161和162可以形成为使得其部分重叠间隔物151和/或251和/或351。在图 7的示例中，源极/漏极161的一侧与间隔物251的外边缘对准，源极/漏极161的另一侧 重叠间隔物151，源极/漏极162重叠间隔物151和351的部分。
[0083] 布置在栅极147_1、147_2、147_5和147_6中的相邻栅极之间的每个源极/漏极 162的上表面与布置在栅极147_1、147_2、147_5和147_6中的一个栅极与相应的虚设栅极 247_1之间的每个源/漏极161的上表面实质上共平面。在此，术语"实质上"的使用将认 为由于在制造工艺中自然存在的误差而在表面中存在一些垂直偏移。
[0084] 在半导体器件1是PMOS晶体管的情形下，源极/漏极161和162可以包括压应 力感生材料。例如，压应力感生材料可以是与Si相比具有大晶格常数的材料，例如可以是 SiGe。压应力感生材料可以通过向第一鳍Fl施加压应力而改善沟道区中载流子的迁移率。
[0085] 另一方面，在半导体器件1是NMOS晶体管的情形下，源极/漏极161和162可以 具有与基板101相同的材料或张应力感生材料。例如，如果基板101由Si制成，则源极/ 漏极161和162可以是Si,或可以是具有比硅小的晶格常数的材料(例如，SiC)。
[0086] 在PMOS和NMOS的任一情形下，所述结构可以通过利用有源栅极和虚设栅极作为 蚀刻掩模而在第一鳍Fl中形成沟槽、然后在沟槽内外延生长源极/漏极区161和162而制 造。
[0087] 在本实施方式的另一示例中，源极/漏极可以通过用杂质掺杂鳍Fl和F2而形成。
[0088] 间隔物151和251可以包括氮化物膜和氮氧化物膜中的至少一种。间隔物151和 251可以形成在多个鳍Fl和F2、多个栅极147_1、147_2、147_5和147_6以及多个虚设栅极 247_1的侧壁表面上。
[0089] 在图7中示出的本实施方式的示例中，第二场绝缘膜112的上表面可以位于与相 邻的鳍Fl和F2的上表面相同的平面SURl上。第三场绝缘膜113的上表面位于与相邻鳍 Fl和F5的上表面相同的平面SURl上。然而，再一次，术语"实质上"被用于涵盖在制造工 艺中自然存在的误差，其可能在上表面中引起自共同平面的轻微偏移。因此，形成在鳍(例 如Fl)上的栅极(例如147_1)的高度Ll可以等于形成在第二场绝缘膜112和第三场绝缘膜 113上的虚设栅极247_1和347_1至347_4的高度L2。也就是说，多个栅极147_1、147_2、 147_5和147_6的高度Ll的变化可以大大减小。如上所述，栅极147_1、147_2、147_5和 147_6可以利用金属形成，栅极147_1、147_2、147_5和147_6的高度当中的变化导致操作特 性也变化。因此，因为栅极的高度实质上是相同的，所以栅极147_1、147_2、147_5和147_6 的操作特性实质上是均一的。
[0090] 此外，第三场绝缘膜113的上表面可以位于与第二场绝缘膜112的上表面相同的 平面SURl上。
[0091] 此外，第二场绝缘膜112比虚设栅极247_1宽。因此，虚设栅极247_1能够被第二 场绝缘膜112稳定地支撑。
[0092] 此外，组成鳍Fl的半导体层的第一部分166a可以插置在第二场绝缘膜112 (或第 二沟槽502)和源极/漏极161之间。此外，组成鳍Fl的半导体层的第二部分166可以插 置在第三场绝缘膜113 (或第三沟槽503)和源极/漏极162之间。如图7所示，半导体层 的第一部分166a的宽度El小于半导体层的第二部分166的宽度E2。换言之，半导体层的 位于单扩散断开正下面的部分166a可以小于位于双扩散断开正下面的部分166。
[0093] 图6B是沿着图1的线D-D截取的示例性截面图，其显示了相邻鳍的源极/漏极重 叠的示例。参考图6B，在此示例中，源极/漏极1161a和1161b形成于在宽度方向（图1中 的第一方向XI)上彼此相邻的鳍(例如图1中的Fl和F11)上。如所示，源极/漏极1161a 和1161b可以彼此接触或者可以结合。这能够由外延生长材料的结合引起，和/或由扩散 区的重叠引起。因此，电性相等的电压信号可以施加到其上。这种结合或重叠(在Xl方向 上）可以关于图7中示出的源极/漏极161和/或162发生，虽然本发明构思不限于此。
[0094] 现在将参考图8A、图8B和图8C描述根据本发明构思的半导体器件的第二实施方 式，图8A、图8B和图8C是示出第二实施方式的相应示例的截面图。为了避免冗余，与之前 描述的第一实施方式的元件相同或类似的第二实施方式的元件的详细描述被省略。
[0095] 在图8A中示出的半导体器件2a的示例中，第三场绝缘膜113的上表面低于相邻 的鳍Fl或F5的上表面。如所示出的，第二场绝缘膜112的上表面实质上位于与鳍Fl或F2的上表面相同的平面SURl上。此外，第二场绝缘膜112的上表面可以设置在比鳍Fl或F2 的上表面高的水平处。因此，第三场绝缘膜113的上表面可以设置在比第二场绝缘膜112 的上表面低的水平处。
[0096] 此外，第三场绝缘膜113的高度H2b可以低于第二场绝缘膜112的高度H1+H0。
[0097] 因为第三场绝缘膜113的上表面设置在比相邻的鳍Fl或F5的上表面低的水平 处，所以第二虚设栅极347_1的一个部分可以位于鳍Fl的上表面上，其另一部分可以位于 第三沟槽503中。第三虚设栅极347_2的一个部分可以位于鳍F5的上表面上，其另一部分 可以位于第三沟槽503中。
[0098] 此外，第二虚设栅极347_1的金属层MGl和MG2的部分可以位于第三沟槽503中。 也就是说，第二虚设栅极347_1的金属层MGl和MG2可以沿着第三沟槽503的一侧和鳍Fl 的上表面形成。此外，第三虚设栅极347_2的金属层MGl和MG2的部分也可以位于第三沟 槽503中。也就是说，第三虚设栅极347_2的金属层MGl和MG2可以沿着第三沟槽503的 一侧和鳍F5的上表面形成。第二虚设栅极347_1的金属层MGl和MG2以及第三虚设栅极 347_2的金属层MGl和MG2是用于调整功函数的材料。
[0099] 在图8B示出的半导体器件2b的示例中，第二虚设栅极347_1的金属层MGl位于 第三沟槽503中，第二虚设栅极347_1的金属层MG2在鳍Fl的水平之上突出。第二虚设栅 极347_1的金属层MGl沿着第三沟槽503的一侧和鳍Fl的上表面延伸。此外，第三虚设栅 极347_2的金属层MGl位于第三沟槽503中，第三虚设栅极347_2的金属层MG2在鳍F5的 水平之上突出。第三虚设栅极347_2的金属层MGl沿着第三沟槽503的一侧和鳍F5的上 表面延伸。
[0100] 在图8C中示出的半导体器件2c的示例中，第二虚设栅极347_1的金属层MGl和 MG2完全设置在第三沟槽503中，仅在第二虚设栅极347_1的一侧上的间隔物351在鳍Fl 的上表面上延伸。第三虚设栅极347_2的金属层MGl和MG2完全设置在第三沟槽503中， 仅在第三虚设栅极347_2的一侧上的间隔物351在鳍F5的上表面上延伸。
[0101] 现在将参考图9描述根据本发明构思的半导体器件3的第三实施方式。为了避免 冗余，与之前描述的第一和第二实施方式的元件相同或类似的第三实施方式的元件的详细 描述被省略。
[0102] 在半导体器件3中，第二场绝缘膜112的上表面设置在比相邻的鳍Fl或F2的上 表面高的水平处。第三场绝缘膜113的上表面也可以设置在比相邻的鳍Fl或F5的上表面 高的水平处。此外，鳍F1、F2和F5的上表面可以位于平面SURl中，第二场绝缘膜112的上 表面和第三场绝缘膜113的上表面可以位于相同的平面SUR2中。第二场绝缘膜112的高 度可以是Hla+ΗΟ,第三场绝缘膜113的高度是H2。
[0103] 因此，第一虚设栅极247_1的高度L3小于栅极147_1的高度L1。因为第一虚设栅 极247_1和栅极147_1利用置换工艺形成，所以第一虚设栅极247_1的上表面和栅极147_1 的上表面位于相同的平面上。此外，因为位于第一虚设栅极247_1的下部分上的第二场绝 缘膜112的高度小于位于栅极147_1的下部分上的鳍Fl的高度，所以第一虚设栅极247_1 的高度L3小于栅极147_1的高度L1。
[0104] 因为第三场绝缘膜113的上表面设置在比相邻的鳍Fl或F5的上表面高的水平 处，所以第二虚设栅极347_1的一个部分可以位于鳍Fl的上表面上，其另一部分可以位于 突出的第三场绝缘膜113上。第三虚设栅极347_2的一个部分可以位于鳍F5的上表面上， 其另一部分可以位于突出的第三场绝缘膜113上。
[0105] 图9示出了第二场绝缘膜112的上表面和第三场绝缘膜113的上表面位于相同的 平面SUR2上。然而，备选地，第二场绝缘膜112的上表面和第三场绝缘膜113的上表面可 以位于不同的平面上。
[0106] 现在将参考图10描述根据本发明构思的半导体器件4的第四实施方式。为了避 免冗余，与之前描述的第一至第三实施方式的元件相同或类似的第四实施方式的元件的详 细描述被省略。
[0107] 在半导体器件4中，单扩散断开形成在鳍Fl和鳍F2之间，单扩散断开还形成在有 源区ACTl和有源区ACT12之间（即在鳍Fl和鳍F5之间)。也就是说，仅一个虚设栅极347_1 设置在相邻的有源区之间的第三场绝缘膜113上。
[0108] 此外，第三场绝缘膜113的上表面和第二场绝缘膜112的上表面可以位于与鳍的 上表面相同的平面SURl上。
[0109] 另一方面，为了有源区ACTl和有源区ACT12之间的明确隔离，第三场绝缘膜113 可具有相对大的高度H2c(例如，可以从鳍Fl和F2的上表面的平面SURl比第二场绝缘膜 112更深地延伸到基板101中）。
[0110] 现在将参考图11描述根据本发明构思的半导体器件5的第五实施方式。为了避 免冗余，与之前描述的第一至第四实施方式的元件相同或类似的第五实施方式的元件的详 细描述被省略。
[0111] 在半导体器件5中，第二场绝缘膜112在垂直平面中具有T形截面。
[0112] 具体地，第二场绝缘膜112包括分别突出到鳍Fl和F2的上部分的侧部中的突出 部1122。突出部1122的厚度可以在从ο,οιΑ到300A的范围内。
[0113] 由于这样的突出部1122,即使在形成虚设栅极247_1的过程中存在对准误差，存 在虚设栅极247_1将仍然形成在第二场绝缘膜112上的高可能性。另外，如果虚设栅极 247_1形成在鳍(例如Fl或F2)上而不是第二场绝缘膜112上，则缺陷(例如桥接缺陷）可 能发生在虚设栅极247_1和鳍Fl或F2之间。
[0114] 第三场绝缘膜113也可以具有类似的T形截面。
[0115] 在上述实施方式中，应该注意到术语"虚设栅极"不一定指的是形成虚设栅极的导 电迹线(或布线）沿着其全部长度没有电功能性。接着，参考图12Α的平面图和图12Β的截 面图论述本发明构思的实施方式的这个方面。
[0116] 参考图12Α和图12Β，在半导体器件6中，栅极1247_1在第一方向Xl上纵向延伸。 栅极1247_1可以作为第一区域I中的虚设栅极起作用，并且可以作为第二区域II中的正 常（即，电有源)栅极起作用。也就是说，如所示出的，栅极1247_1可以在第一区域I中设置 在场绝缘膜1112 (相应于图3中的膜112)上以用作虚设栅极，并且可以在第二区域II中 与鳍F99交叉以用作正常栅极。
[0117] 在此情形下，栅极1247_1可具有不同的厚度。例如，在第一区域I中的场绝缘膜 1112上的栅极1247_1的厚度可以是L11，在第二区域II中的鳍F99上的栅极1247_1的厚 度可以是L10>L11。另一方面，因为栅极1247_1通过平坦化工艺制成，所以栅极1247_1的 上表面可以在区域I和II中共平面。
[0118] 在下文中，将参考图13至图22的平面图和透视图来描述根据本发明构思的制造 半导体器件的示例性方法。为了这些目的，将参考图1至图7中显示并且参考图1至图7 描述的类型的器件的制造来描述该方法。然而，该方法适用于制造根据本发明构思的半导 体器件的其它实施方式将是容易明显的。
[0119] 首先，参考图13和图14,掩模MSK形成在基板101上，多个初级鳍PFl至PF7和 PFll至PF71利用掩模MSK形成。更具体而言，浅沟槽501和502通过利用掩模MSK作为蚀 刻掩模来蚀刻基板101而形成，以形成初级鳍PFl至PF7和PFll至PF71。
[0120] 多个初级鳍PFl至PF7和PFll至PF71在第二方向Yl上纵向延伸。多个初级鳍 PFl至PF7和PFll至PF71可以布置成矩阵。在此情形下，例如，初级鳍PFl和初级鳍PFll 可以在其长度方向上对准，初级鳍PFl和初级鳍PF2可以在其宽度方向上彼此相邻地设置。
[0121] 参考图15,绝缘膜2111形成为围绕多个初级鳍PFl至PF7和PFll至PF71以及掩 模MSK。具体地，绝缘层形成为完全覆盖多个初级鳍PFl至PF7和PFll至PF71以及掩模 MSK，绝缘层被平坦化直到暴露掩模MSK的上表面。这里，绝缘膜2111可以由氧化物、氮化 物、氮氧化物或其组合形成。
[0122] 参考图16和图17,然后，深沟槽503和504通过蚀刻掉多个初级鳍PFl至PF7和 PFll至PF71的部分、掩模MSK的部分以及绝缘膜2111的部分而形成。结果，限定了多个有 源区八(：1'1、4(^2、4(：1'11、4(^21、4(：1'12和4(^22。此外，多个鳍？1至？2、？11至？21和卩12 至F22由多个初级鳍PFl至PF7和PFll至PF71形成。在这方面，考虑到初级鳍PFl至PF7 和PFl1至PF71、掩模MSK和绝缘膜2111被同时蚀刻，可以使用没有高蚀刻选择性的干蚀刻 工艺。
[0123] 每个深沟槽503形成为在第一方向Xl上纵向延伸，每个深沟槽504形成为在第二 方向Yl上纵向延伸。深沟槽503和504彼此交叉。
[0124] 参考图18,然后，绝缘膜2211形成为填充深沟槽503和504。具体地，绝缘层形成 为完全覆盖多个鳍Fl至F2、Fll至F21和F12至F22以及掩模MSK，绝缘层被平坦化直到 暴露掩模MSK的上表面。绝缘膜2211可以由氧化物、氮化物、氮氧化物或其组合形成。绝 缘膜2211可以由与绝缘膜2111相同的材料或不同的材料制成。
[0125] 参考图19,然后，掩模MSK的侧壁通过去除绝缘膜2211和绝缘膜2111的上部分而 暴露，例如通过回蚀绝缘膜2211和2111而暴露。
[0126] 参考图20,然后，暴露的掩模MSK被去除。
[0127] 参考图21和图22,掩模MSK2形成在将形成第二场绝缘膜112的区域中，掩模MSK3 形成在将形成第三场绝缘膜113的每个区域中。掩模MSK2和MSK3可以形成为在第一方向 Xl上纵向延伸。
[0128] 然后，利用掩模MSK2和MSK3作为蚀刻掩模来执行场凹进工艺。也就是说，绝缘膜 2211的部分和绝缘膜2111的部分通过受控蚀刻工艺被去除以形成第一场绝缘膜111和第 二场绝缘膜112,同时留下第三场绝缘膜113。因为场凹进工艺，暴露了鳍Fl至F2、Fll至 F21和F12至F22的侧壁的上部分。此外，第二场绝缘膜112和第三场绝缘膜113比第一场 绝缘膜111更高地延伸。
[0129] 再次参考图1和图3,多个晶体管栅极(例如147_1、147_2、147_5和147_6)形成在 每个有源区(例如ACTl)中的每个鳍(例如FI、F2、Fll、F21、F12和F22)上，多个虚设栅极 (例如247_1、347_1和347_3)形成在使每个有源区的鳍彼此分离并且使有源区相互分离的 第一、第二和第三场绝缘膜111U12和113上。
[0130] 例如，在第一实施方式的代表性部分中，多个栅极147_1、147_2形成在每个鳍F1、 Fll和F12上并且与每个鳍FUFll和F12交叉延伸，多个栅极147_5和147_6形成在第一 有源区ACTl的每个鳍F2、F21和F22上并且与第一有源区ACTl的每个鳍F2、F21和F22 交叉延伸。虚设栅极247_1形成在有源区ACTl中分别使鳍FUFll和F12与鳍F2、F21和 F22分离的第二场绝缘膜112上，虚设栅极347_1形成在使有源区ACTl与有源区ACT12分 离的第三场绝缘膜113上，虚设栅极347_2形成在使有源区ACTl与有源区ACTll分离的第 三场绝缘膜113上。
[0131] 图23示出了可以包括根据本发明构思的一个或多个上述实施方式的半导体器件 的电子器件7的示例。
[0132] 电子器件7具有逻辑区1410和SRAM区1420,逻辑区1410和SRAM区1420的每个 可以包括诸如此处描述的晶体管器件。此外，不同种类的扩散断开可以被用于逻辑区1410 和SRAM区1420中。例如，单扩散断开可以被用于逻辑区1410中，双扩散断开可以被用于 SRAM区 1420 中。
[0133] 图24示出了包括根据本发明构思的半导体器件的电子系统1100的示例。
[0134] 本示例的电子系统1100包括控制器1110、输入/输出（I/O)器件1120、存储器 1130、接口 1140以及总线1150。控制器11KKI/0器件1120、存储器1130和/或接口 1140 可以通过总线1150相互耦接。总线1150提供数据通过其传输的路径。
[0135] 控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行类似功能 的逻辑元件中的至少一种。I/O器件1120可以包括键盘、键板和/或显示器件。存储器 1130可以存储数据和/或命令。接口 1140可以用于向通信网络传送数据或者从通信网络 接收数据。接口 1140可以是有线或无线型。例如，接口 1140可以包括天线或有线/无线 收发器。虽然未示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为用于改善 控制器1110的操作的操作存储器。根据本发明构思的一个或多个实施方式的半导体器件 可以被存储器1130采用，或者可以提供作为控制器1110和I/O器件1120的一部分。
[0136] 电子系统1100可以是PDA(个人数字助理)、膝上型计算机、上网本、无线电话诸如 移动电话、数字音乐播放器、存储卡、或者能够以无线方式发射和/或接收信息的任何其他 不同类型的电子器件。
[0137] 最后，本发明构思的实施方式和其示例已经在以上被详细描述。然而，本发明构思 可以以许多不同的形式实施，而不应被理解为限于以上描述的实施方式。而是，描述这些实 施方式使得本公开将全面和完整，并且将向本领域技术人员全面传达本发明构思。因而，本 发明构思的实际精神和范围不受以上描述的实施方式和示例限制而是由权利要求限定。
[0138] 本申请要求享有2013年8月22日在韩国知识产权局提交的第10-2013-0099402 号韩国专利申请的优先权，其公开通过全文引用结合于此。此外，本公开与2013年9月9日 提交的共同转让的第14/021，465号美国非临时申请有关，其公开通过全文引用结合于此。
【权利要求】
1. 一种半导体器件，包括： 基板，具有第一沟槽和第二沟槽以及在第一方向上纵向对准的第一鳍、第二鳍和第三 鳍，其中所述第一沟槽在所述第一鳍和所述第二鳍之间延伸，所述第二沟槽在所述第二鳍 和所述第三鳍之间延伸； 场绝缘材料的第一部分和场绝缘材料的第二部分，所述场绝缘材料的第一部分设置 在插置在所述第一鳍和所述第二鳍之间的所述第一沟槽中，所述场绝缘材料的第二部分设 置在插置在所述第二鳍和所述第三鳍之间的所述第二沟槽中，其中所述场绝缘材料的第二 部分的上表面在所述第二沟槽中在所述第二鳍和所述第三鳍的最上表面下面的水平处凹 进； 多个有源栅极，设置在所述第一鳍、所述第二鳍和所述第三鳍上； 第一虚设栅极，设置在所述场绝缘材料的第一部分的上表面上；以及 第二虚设栅极，至少部分地延伸到所述第二沟槽中至所述场绝缘材料的第二部分的所 述上表面。
2. 根据权利要求1所述的半导体器件，其中所述第一沟槽的深度小于所述第二沟槽的 深度。
3. 根据权利要求2所述的半导体器件，其中所述第一沟槽在所述第一方向上的宽度小 于所述第二沟槽在所述第一方向上的宽度。
4. 根据权利要求1所述的半导体器件，还包括跨过所述第二沟槽与所述第二虚设栅极 相对的第三虚设栅极，所述第三虚设栅极至少部分地延伸到所述第二沟槽中至所述场绝缘 材料的第二部分的所述上表面。
5. 根据权利要求1所述的半导体器件，其中所述第二虚设栅极的第一部分在与所述第 二沟槽的边缘相邻的所述第二鳍的上表面上方延伸，所述第二虚设栅极的第二部分沿着所 述第二沟槽的侧壁延伸到所述场绝缘材料的第二部分的所述上表面。
6. 根据权利要求5所述的半导体器件，其中所述第二虚设栅极包括其中限定空间的第 一金属层以及占据所述空间的第二金属层，以及 其中所述第二虚设栅极的所述第一部分和所述第二部分二者包括所述第一金属层和 所述第二金属层。
7. 根据权利要求5所述的半导体器件，其中所述第二虚设栅极包括其中限定空间的第 一金属层和占据所述空间的第二金属层，以及 其中所述第二虚设栅极的仅所述第一部分包括所述第一金属层和所述第二金属层二 者，使得由所述第一金属层限定的所述空间完全在所述第二鳍的所述上表面的水平之上。
8. 根据权利要求5所述的半导体器件，其中所述第二虚设栅极包括在所述第二鳍的所 述上表面上方的第一侧壁间隔物以及在所述第二沟槽内在所述场绝缘材料的第二部分的 所述上表面上方延伸的第二侧壁间隔物。
9. 根据权利要求1所述的半导体器件，其中所述第二虚设栅极包括至少一个金属层， 所述至少一个金属层的全部位于所述场绝缘材料的第二部分的所述上表面上方。
10. 根据权利要求9所述的半导体器件，其中所述第二虚设栅极包括其中限定空间的 第一金属层和占据所述空间的第二金属层，所述第一金属层和第二金属层二者的全部位于 所述场绝缘材料的第二部分的所述上表面上方。
11. 根据权利要求1所述的半导体器件，还包括在相邻有源栅极之间、在所述第一虚设 栅极与一相邻有源栅极之间、以及在所述第二虚设栅极与另一相邻有源栅极之间的源极/ 漏极区。
12. 根据权利要求11所述的半导体器件，其中所述源极/漏极区是压应力感生材料或 张应力感生材料的其中之一的外延区。
13. -种半导体器件，包括： 基板，包括第一有源区和第二有源区，所述第一有源区包括第一沟槽，所述第一有源区 和所述第二有源区由插置在其间的第二沟槽划界； 在第一方向上纵向对准的第一鳍、第二鳍和第三鳍的多个平行的组，每个组的所述第 一鳍和所述第二鳍包含在所述第一有源区中，每个组的所述第三鳍包含在所述第二有源区 中，其中所述第一沟槽在每个组的所述第一鳍和所述第二鳍之间延伸，所述第二沟槽在每 个组的所述第二鳍和所述第三鳍之间延伸； 场绝缘材料的第一部分和场绝缘材料的第二部分，所述场绝缘材料的第一部分设置在 插置在每个相应组的所述第一鳍和所述第二鳍之间的所述第一沟槽中，所述场绝缘材料的 第二部分设置在插置在每个相应组的所述第二鳍和所述第三鳍之间的所述第二沟槽中，其 中所述场绝缘材料的第二部分的上表面在所述第二沟槽中在每个相应组的所述第二鳍和 所述第三鳍的最上表面下面的水平处凹进； 多个有源栅极，设置在每个组的所述第一鳍、所述第二鳍和所述第三鳍上； 第一虚设栅极，设置在相应的场绝缘材料的第一部分的上表面上； 第二虚设栅极，至少部分地延伸到所述第二沟槽中至与每个组的所述第二鳍相邻的相 应的场绝缘材料的第二部分的所述上表面；以及 第三虚设栅极，至少部分地延伸到所述第二沟槽中至与每个组的所述第三鳍相邻的相 应的场绝缘材料的第二部分的所述上表面。
14. 根据权利要求13所述的半导体器件，其中所述第一沟槽的深度小于所述第二沟槽 的深度，其中所述第一沟槽在所述第一方向上的宽度小于所述第二沟槽在所述第一方向上 的宽度。
15. 根据权利要求13所述的半导体器件，其中每个第二虚设栅极的第一部分在与所述 第二沟槽的边缘相邻的相应的第二鳍的上表面上方延伸，每个第二虚设栅极的第二部分沿 着所述第二沟槽的侧壁延伸到所述场绝缘材料的第二部分的所述上表面，以及 其中每个第三虚设栅极的第一部分在与所述第二沟槽的相对边缘相邻的相应的第三 鳍的上表面上方延伸，每个第三虚设栅极的第二部分沿着所述第二沟槽的相对侧壁延伸到 所述场绝缘材料的第二部分的所述上表面。
16. 根据权利要求15所述的半导体器件，其中所述有源栅极以及所述第一虚设栅极、 所述第二虚设栅极和所述第三虚设栅极的每个包括其中限定空间的第一金属层和占据所 述空间的第二金属层，以及 其中所述第二虚设栅极和所述第三虚设栅极的所述第一部分和所述第二部分二者包 括所述第一金属层和所述第二金属层。
17. 根据权利要求15所述的半导体器件，其中所述有源栅极以及所述第一虚设栅极、 所述第二虚设栅极和所述第三虚设栅极的每个包括其中限定空间的第一金属层和占据所 述空间的第二金属层，以及 其中所述第二虚设栅极和所述第三虚设栅极的仅所述第一部分包括所述第一金属层 和所述第二金属层二者，使得由所述第一金属层限定的所述空间完全在相应的第二鳍和第 三鳍的所述上表面的水平之上。
18. 根据权利要求13所述的半导体器件，其中每个所述第二虚设栅极包括在相应的第 二鳍的所述上表面上方的第一侧壁间隔物以及在所述第二沟槽内在所述场绝缘材料的第 二部分的所述上表面上方延伸的第二侧壁间隔物，以及 其中每个所述第三虚设栅极包括在相应的第三鳍的所述上表面上方的第三侧壁间隔 物以及在所述第二沟槽内在所述场绝缘材料的第二部分的所述上表面上方延伸的第四侧 壁间隔物。
19. 根据权利要求13所述的半导体器件，其中所述第二虚设栅极和所述第三虚设栅极 的每个包括其中限定空间的第一金属层和占据所述空间的第二金属层，所述第一金属层和 所述第二金属层二者的全部位于所述场绝缘材料的第二部分的所述上表面上方。
20. 根据权利要求13所述的半导体器件，还包括在相邻有源栅极之间、在每个第一虚 设栅极与一相邻有源栅极之间、在每个第二虚设栅极与另一相邻有源栅极之间、以及在每 个第三虚设栅极与又一相邻有源栅极之间的源极/漏极区，以及 其中所述源极/漏极区是压应力感生材料或张应力感生材料的其中之一的外延区。
【文档编号】H01L27/088GK104425493SQ201410058492
【公开日】2015年3月18日 申请日期:2014年2月20日 优先权日:2013年8月22日
【发明者】洪秀宪, 姜熙秀, 金炫助, 沈相必, 郑熙暾 申请人:三星电子株式会社