高电子迁移率的半导体器件及其方法
高电子迁移率的半导体器件及其方法
【专利摘要】本发明涉及高电子迁移率的半导体器件及其方法。在一个实施例中，III族-氮化物材料用于形成半导体器件。鳍形结构用III族-氮化物材料形成，且以与鳍形结构分离的关系形成栅结构、源电极和漏电极。该鳍形结构提供极化和半极化的2DEG区域两者。在一个实施例中，栅结构配置为控制极化的2DEG区域中的电流。屏蔽导体层被包括在栅结构上方并与半导体器件的漏区处于分离关系。
【专利说明】高电子迁移率的半导体器件及其方法
[0001]相关申请交叉引用
[0002]本申请要求2013年3月15日提交的申请号为N0.61/786，570的美国临时申请的优先权。
【背景技术】
[0003]本发明申请总体上涉及电子器件，更特别地，涉及半导体及其结构，和形成半导体器件的方法。
[0004]过去，半导体工业使用各种器件结构和方法形成使用诸如氮化镓(GaN)的III族-氮化物结构作为一种半导体材料的半导体器件。已知III族-氮化物半导体展现出大于3.0MV/Cm的大的电介质击穿场。同时,III族-氮化物异质结结构有能力传输非常高的电流，使一些用III族-氮化物材料系统制造的器件适合高功率高频率的应用。
[0005]为这些类型的应用而制造的器件基于展现出高的电子迁移率的普通器件结构，并不同地被称为异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、或调制掺杂场效应晶体管(MODFET)。这些类型的器件通常能经受高电压，诸如100伏之内，同时在高频下工作，通常在1-100吉赫(GHz)范围内。这些类型的器件为各种类型的应用而改进，但通常基于GaN的器件通过利用压电极化场而工作，以产生允许以更低的电阻损耗传输非常高电流密度的二维电子气(2DEG)区域。
[0006]以前的HEMT器件使用形成在晶体管的有源区的沟槽结构。沟槽的部分被用作晶体管的栅区。这种现有的晶体管的一个问题是接通电阻特性太高。努力减小接通电阻通常会导致制造费用的明显增加。同样，其他现有的晶体管具有高源极电感，且进一步具有源结构，该源结构增加了为各种应用将晶体管集成在一起的困难。
[0007]因此，希望的是具有半导体器件和形成半导体器件的方法，该半导体器件使用GaN或其他III族氮化物系列材料，该半导体器件具有低接通电阻、低制造花费、减小的源电感和/或为与其他器件集成而改进的结构。
【专利附图】
【附图说明】
[0008]附图1示出了根据本发明的半导体器件的实施例的放大透视图和截面图。
[0009]附图2示出了根据本发明的另一个实施例的半导体器件的放大的部分截面图。
[0010]附图3-5示出根据本发明的方法，在制造的各个阶段中的附图1中的半导体器件放大截面图。
[0011]附图6A示意性地示出了根据本发明的实施例用于附图1、7_26的半导体器件中的异质结构的相关晶面。
[0012]附图6B示出根据本发明替代实施例的附图1中的半导体器件的部分的放大截面图。
[0013]附图7-26示出了根据本发明的替代实施例的半导体器件的部分的放大截面图。
[0014]附图27-29示出了根据本发明实施例的替代屏蔽电极结构的放大的部分截面图。
[0015]为了说明的简单和明了，附图中的元件不是必须成比例的，同时不同附图中相同的参考标记指代相同的元件，除非另有说明。另外，为了描述的简单，省略所公知的步骤和元件的描述和细节。如此处所使用，电流传输电极意为通过器件传输电流的器件的元件，例如MOS晶体管的源极或漏极，或者双极晶体管的发射极或集电极，或二极管阴极或阳极，以及控制电极意为通过器件控制电流的器件的元件，例如MOS晶体管的栅极，或双极晶体管的基极。尽管此处的器件被解释为某些N型沟道或P型沟道器件，或某些N型或P型掺杂区，但根据本发明本领域普通技术人员会预想到互补器件也是可能的。此处解释的器件也可以是Ga面GaN器件或N面GaN器件。本领域普通技术人员可理解的是导电类型指的是通过其发生传导的机理，诸如通过空穴或电子的传导，因此，该导电类型并不是指掺杂浓度，而是掺杂类型，例如P或N型。本领域普通技术人员可想到的是此处使用涉及电路运行的词语“期间”、“同时”、“当…的时候”，并不是指行为启动则行为即可发生的精确词语，而是可以有一些小的但是合理的延迟，诸如由初始行为启动的反应之间的各种传播延迟。另外，词语同时是指某些行为发生在启动行为持续时间的至少一些部分之内。所使用的词语大概或基本上是指元件的值具有希望接近于设定的值或位置的参数。但是，本领域所公知的是，通常会有微小的变化妨碍值或位置如所陈述的一样精确。在本领域熟知的，与精确描述的理论目标的达到至少10%的偏差(对于半导体掺杂浓度而言达到20% )是合理的偏差。在权利要求书和/或【专利附图】
【附图说明】用作元件名字的一部分的词语第一，第二，第三以及类似的词语，是用于区分相似的元件，而且并不一定是描述在时间、空间、排名或任何其他方式下的顺序。可以理解的是如此使用的词语在适当的环境下是能够相互变换的，而且此处所描述的实施例能够以其他顺序运行，而不仅是此处所描述或示出的。为了附图的清晰，器件结构的掺杂区被示出具有大体的直线边和精确的角。但是，本领域的普通技术人员所理解的是，由于掺杂物的扩散和激活，掺杂区的边缘一般可以不是直线，并且角也可以不是精确的角。另外，可以理解的是，此处所规定的形成或沉积在第二层或另一个区域上的一层或区域，第一层可以直接形成或沉积在第二层上，或者在第一层和第二层之间可以有间隔层。进一步，如在此处使用的，词语形成在…之上形成、与放置于…之上、或沉积于…之上以相同的意义使用，并不意味着关于任何特别的制造工艺是限定的。
[0016]另外，说明书描述了蜂窝(cellular)设计(其中主体区域是多个蜂窝区域)而不是单体设计(其中主体区域由以细长图案(典型地是蛇形图案)形成的单个区域组成)。但是，目的在于说明书同时适用于蜂窝实施方式和单一基体实施方式两者。
【具体实施方式】
[0017]通常，本发明实施例涉及半导体器件结构和形成包括高电子迁移率晶体管(HEMT)的结构的方法。HEMT器件结构包括基础半导体衬底和与该基础衬底相关联的异质结构。该异质结构包括具有六方晶体结构的材料，诸如纤维锌矿晶体结构。在一些实施例中，异质结构是III族-氮化物系材料，诸如氮化镓(GaN)、氮化镓铝(AlGaN)、氮化铟(InN)、氮化铝(AlN)、氮化镓铟(InGaN)、氮化镓铝铟(InAlGaN)，或前面这些材料中两个或多个的组合，或者是本领域普通技术人员所熟知的类似材料。
[0018] 在一些实施例中，HEMT器件结构包括第一材料类型的衬底。III族-氮化物材料的第一半导体区域在该衬底的第一表面上，并包括第一鳍形结构或细长的脊部。在一些实施例中，第一鳍形结构包括基本水平的第一顶表面，邻近该第一顶表面的凹面部分和在凹面部分和第一顶表面之间延伸的第一侧壁表面。第一侧壁表面是倾斜的，所以第一鳍形结构的基础部分比第一顶表面宽。III族-氮化物材料的第二半导体区域在第一半导体区域上，且在一些实施例中，栅极导体覆盖在凹面部分的至少一部分上，而在其他实施例中，栅极导体也环绕在鳍形结构周围。在一些实施例中，第一电流传输电极沿着至少第一顶表面电耦合于第二半导体区域，并且屏蔽导体在栅极导体之上并与其绝缘。除了别的之外，HEMT器件的沟道围绕鳍形结构的表面形成，其增加了 HEMT器件的沟道密度。
[0019]在其他实施例中，HEMT器件结构包括第一材料类型的衬底，该衬底具有第一主表面和第二主表面。第二材料类型的第一半导体区域配置在该衬底的第一主表面上。第一沟槽延伸进入第一半导体区域中，第一沟槽具有侧壁和底面。第三材料类型的第二半导体区域配置在第一半导体区域上并在第一沟槽内，其中第二半导体区域被配置为形成2DEG区域，该区域在接近第一沟槽的侧壁处是半极化的，在接近第一沟槽的底面处是极化的。在一个实施例中，控制电极位于第一沟槽内，并被配置为控制2DEG区域的至少水平或横向部分(即其极化部分)。在其他实施例中，控制电极可以沿着沟槽的侧壁表面并被配置为控制邻近的半极化2DEG区域。屏蔽导体层位于沟槽内并在控制电极之上，且通过绝缘层与控制电极隔开。第一电流传输电极电耦合于2DEG区域。除了别的之外，实施例提供了减小的接通电阻、减少的制造费用，减少的源电感，和/或与其他器件集成的改进的结构。
[0020]现在转向附图，附图1示出了半导体器件10的实施例的放大透视图和截面图，在本发明实施例中该器件被配置为具有鳍形结构或细长脊部结构15的III族-氮化物高电子迁移率晶体管(HEMT)，其优势在于减小了接通电阻和降低了制造费用。晶体管10有时被称为异质结构鳍式FET。在一个实施例中，晶体管10包括GaN体材料(如GaN层19)的鳍形结构15，在该GaN体材料上面形成阻挡层，例如AlGaN层21，且材料的极化特性诱导GaN层19中的二维电子气沟道(2DEG)22接近于层之间的界面。
[0021]晶体管10包括基础衬底、衬底、基础半导体衬底、半导体材料区域、半导体区域或半导体衬底11。在一些实施例中，衬底11是具有(111)晶向并掺杂有诸如硼的P型掺杂物的娃衬底，或者衬底11可以不惨杂或本征惨杂。在其他实施例中，衬底11可以具有其他晶向。在其他实施例中，衬底11可以是硅-碳化物、GaN，A1N、其他半导体材料、蓝宝石、其他绝缘材料或本领域中普通技术人员所熟知的那些材料。在其他实施例中，衬底11可以掺杂诸如磷、砷或铺的N型掺杂剂。
[0022]晶体管10还包括可以形成在衬底11上的异质结构、外延结构或第一半导体区域
13。在一些实施例中，异质结构13包括多个层，包括例如晶核或缓冲层16 个或多个缓冲或过渡层或过渡结构17 (在一些实施例中是可选择的)；和第一半导体区域、第一层、沟道形成层或沟道层19。在一些实施例中，缓冲层16可以是例如位于衬底11上的AlN层。在一些实施例中，过渡层17可以是例如具有变化量的铝浓度的AlGaN。例如，过渡层17中的铝浓度在接近于缓冲层16的地方更高而在接近于沟道层19的地方更低。沟道层19可以形成为位于过渡层17上。在一些实施例中，沟道层19可以是例如GaN层。带有异质结构13的衬底11可由半导体晶片供应商制造，例如比利时阿塞尔特的EpiGaN。
[0023]在一些实施例中，鳍形结构15形成在沟道层19内并包括基本水平的顶表面151，凹面部分152和在凹面部分152和顶表面151之间延伸的侧壁表面153和154。如将在后面所描述的，在其他实施例中，鳍形结构15可以形成在过渡层结构17中。根据本发明的实施例，侧壁表面153和154是倾斜的，使得鳍形结构15的基础部分159比顶表面151宽。根据本发明的实施例，侧壁表面153和154沿着异质结构13的丨01了2丨.族R面形成，这提供在阻挡层21 (下面描述)形成在沟道层19上时，邻近侧壁表面153和154的半极化表面。根据本发明的实施例，侧壁表面153和154优选地不沿着异质结构13的A面或M面形成，这在阻挡层21形成在沟道19上时展现出非极化特性。顶表面151沿着异质结构13的<0001>C轴(密排)基面形成，这提供在阻挡层21形成在沟道层19上时，邻近顶表面151的极化面。
[0024]在一些实施例中，第二层、第二半导体区域、阻挡层或肖特基层21形成在包括鳍形结构15的沟道层19上。阻挡层21的一部分的截面示出在附图1中，且可理解的是阻挡层21可以延伸为进一步覆盖侧壁表面153和凹面部分152。在一些实施例中，阻挡层21可以是形成在沟道层19上的AlGaN层。如本领域普通技术人员所知道的，在阻挡层21和沟道层19之间的界面形成二维电子气(2DEG)层或区域22。因此沟道围绕鳍形结构15而形成，其增大了晶体管10的沟道密度并使接通电阻有了改进。在晶体管的其他实施例中，AlN层(未示出)可以放置在沟道层19和阻挡层21之间。AlN是具有优势的，因为其增加了 2DEG沟道密度。同时，AlN是较高带隙材料，其限制2DEG区域内的电子进入阻挡层21，其减小了合金的无序散射，而且因此提高了迁移率。在晶体管10的一些实施例中，一个或多个覆盖层(例如GaN、AlN)可以被包括在阻挡层21上。异质结构13和阻挡层21可以使用金属有机物气相外延(MOVPE)工艺(又名有机金属气相外延(OMVPE)或金属有机物化学气相沉积(MOCVD))形成，这是用于生产单晶或多晶薄膜的化学气相沉积方法。由于异质结构13的晶向，阻挡层21的厚度沿着侧壁表面153和154可以更厚。当栅电极27在鳍形机构15周围环绕时,这种结构在侧壁表面153和154上提供了相比于顶表面151不同但可接受的阈值电压。相比于沿着顶表面151和凹面部分152的异质结构13的<0001>C轴(密排)基面的极化特性，这至少部分地由异质结构13的{01 了2}.族R面沿着侧壁表面153和154的半极化特性导致。
[0025]在一些实施例中，晶体管10具有栅极结构，其可以包括控制电极、栅极导体或栅电极27，其位于阻挡层21上，且可以是例如含钛和/或钛的氮化物的铝阻挡层或本领域技术人员所熟知的其他导电材料。栅电极27的一部分以截面的形式示出在附图1中，可理解的是栅电极27可以延伸为进一步覆盖侧壁表面153和凹面部分152。在一些实施例中，如附图1所示，晶体管10可以使用被配置为如肖特基栅结构的栅电极27。在其他实施例中，晶体管10的栅极结构可以在阻挡层21和栅电极27之间配置有栅介质区域(例如，附图2示出的栅介电层26)。在一些实施例中，栅介电区域可以是氮化硅、氮化铝、氧化铝、氧化硅或其组合，氧化铪或其他本领域普通技术人员所熟知的材料。栅介电区域可以和层16-21在原位形成，或可以在阻挡层21形成之后再被沉积。在其他实施例中，栅电极27可以包括栅场板结构，诸如阶梯式或层叠式栅场板结构或平面栅场板结构。当大电压施加于晶体管10的漏极时，这样的栅场板结构可以配置为控制建立在邻近栅电极27的2DEG区域22内的电场。在进一步的实施例中，双栅结构可以用于开关或逻辑应用。
[0026]在一个实施例中，钝化层、隔离层或绝缘层31形成在栅电极27上。在一些实施例中，绝缘层31可以是氮化硅、氮化铝、氧化硅其组合中的一个或多个，或者本领域普通技术人员所熟知的其他绝缘材料。在一些实施例中，绝缘层31可以是使用等离子体增强化学气相沉积技术(PECVD)、低压化学气相沉积(LPCVD)、MOCVD、原子层沉积(ALD)形成的氮化硅，并可以具有从大约0.0l微米到大约1.0微米的厚度。在其他实施例中，绝缘层31可以具有从大约0.1微米到大约0.5微米的厚度。绝缘层31的一部分以截面图的形式示出在附图1中，并可理解的是，绝缘层31可以延伸为进一步覆盖侧壁表面153和凹面部分152。
[0027]晶体管10进一步包括欧姆接触、电极或载流电极36或37，它们在空间上分离并且与阻挡层21接触和/或沿着凹面部分152、侧壁表面153和154以及顶表面151与邻近2DEG区域22的沟道层19接触。电极36和37的部分以截面图的形式示出在附图1中，可理解的是电极36和37可以延伸为进一步覆盖侧壁表面153和凹面部分152。电极37以虚线示出以示出下面的鳍形结构15的部分。电极36和37可以是被配置为通过接触例如沟道层19、接触阻挡层21或两层的部分而提供至2DEG层22或者邻近2DEG层22的欧姆接触的导电材料。在一些实施例中，电极36和37可以是任何合适的导电结构,例如,钛、氮化钛、铝、镍、钼、金、钨或其组合。在一个实施例中，电极36和37可以是层叠金属结构，例如钛/铝/钛/氮化钛。在一些实施例中，如总体由附图1所示，电极37被配置成漏电极，电极36被配置成源电极，其中栅电极27在电极36和37之间。在一些实施例中，栅电极27更接近源电极36而放置(S卩，与电极37空间上分开更大)。在其他实施例中，该结构被用作具有配置为阳极电极的电极36和配置为阴极电极的电极37的肖特基二极管，或者反之亦然。在肖特其二极管的一些实施例中，包括屏蔽导体层38，并连接到阳极电极。
[0028]在一些实施例中，晶体管10进一步包括一个或多个屏蔽导体层38，其可以形成在该结构之上以承受施加于器件上的反转漏极电压。屏蔽导体层38的一部分以截面图的形式示出在附图1中，且可理解的是，屏蔽导体层38可延伸为进一步覆盖侧壁表面153和凹面部分152。在使用超过一个的屏蔽导体层38的一些实施例中，多个屏蔽导体层38可以通过另外的绝缘材料隔开，诸如为绝缘层31所描述的材料。在一些实施例中，屏蔽导体层38可连接至源电极36。在其他实施例中，屏蔽导体层38可以被配置为独立偏置或可以是浮动的。
[0029]根据本实施例，2DEG区域22围绕具有倾斜侧壁153和154的鳍形结构15形成，这增大了晶体管10的沟道密度(即，沿着鳍形结构15的水平面和刻面/斜面)，并且因此减小了晶体管10特有的接通电阻(S卩，对于给定的管芯尺寸具有更低的接通电阻)。这有益于减少了制造花费。进一步，屏蔽导体层38被配置成承受晶体管10的击穿电压可靠性。
[0030]附图2示出了根据替换实施例的晶体管20的部分截面图。晶体管20与晶体管10类似，在此后仅就区别进行说明。晶体管20是栅极结构包括在栅电极27和异质结构(如阻挡层21)之间的栅介质层26的实施例。栅介电层26可以是氮化硅、氮化铝、氧化铝，氧化硅或其一个或多个的组合、氧化铪、或本领域普通技术人员所熟知的其他材料。晶体管20中的栅电极27示出为具有阶梯型或层叠型形状，以提供栅极场板结构，其帮助减小在晶体管20的漏极上邻近栅电极27的2DEG区域中的电场。此外，晶体管20示出具有多于一个屏蔽导体层38(即，多层)，其可以连接于源电极36。在一些实施例中，如大体在附图2中示出的，场板结构最上面的延展靠近于漏电极37延伸。在一些实施例中，如大体在附图2中示出的，屏蔽导体层38的多层由绝缘层31隔开。
[0031]附图3示出了在制造阶段晶体管10放大的部分剖面图。在图3中，提供具有异质结构13的衬底11。根据本实施例，异质结构13沿着大体由箭头30代表的<0001>C轴(密排)基面而形成。在一个实施例中，衬底11可以是具有(111)取向的硅衬底，并可以具有P型导电性或可以不被掺杂。在替换实施例中，衬底11可以是GaN、蓝宝石、SiC或其他本领域普通技术人员所熟知的材料。在一个实施例中，异质结构13可以是III族-氮化物结构，其中核层16可以是A1N，而缓冲层17可以是当缓冲层17接近层19时具有更低铝浓度的多个AlGaN层。根据本实施例，缓冲层17和/或层19具有足够支撑随后要形成的蚀刻结构的厚度，取决于两层中的哪一层将支撑蚀刻结构。在一些实施例中，被配置为支撑蚀刻结构的层具有大约0.5微米到大约30微米的厚度。在其他实施例中，被配置为支撑蚀刻结构的层具有大约0.5微米到大约3微米的厚度。
[0032]在其他实施例中，缓冲层17可以是具有不同组合和组分的GaN/AlGaN层、超晶格结构(SLS)、或本领域技术人员所熟知的其他材料的组合。在一个实施例中，缓冲层17具有最外面的AlGaN层，该AlGaN层具有适中的Al摩尔分数(例如大约10%到大约30% )，并具有足以支撑结构表面的蚀刻的厚度。异质结构13可以使用MOCVD或者MBE工艺，或者能够沉积薄层的方法形成。在一个实施例中，掩蔽层44形成在层19上，并被图案化以提供为后续工艺暴露层19的部分的开口 46。在一个实施例中，掩蔽层44可以是图案化的光致抗蚀剂层。在一个实施例中，开口 46可以是三角形状。根据本实施例，如在附图6A中示意性示出的，开口 46与异质结构13的丨01 T2丨族R面对齐，附图6A示出了纤维锌矿晶体结构60的平面。箭头61代表〈0001>C轴(密排)基面，参考标记62代表〈0110>M面族，参考标记63代表丨01T2丨族R面，参考标记64代表〈0001>C平面。{01 了2丨族R面是适度极化的，并没有如<0001>C面一样强的极化，但是能够建立具有减小的电荷转移效率的2DEG。
[0033]附图4示出在另一个制造阶段晶体管10的放大的部分截面图。在一个实施例中，层19的暴露表面被蚀刻形成能够延伸跨层19以至例如延伸到附图4页面之外的蚀刻结构或沟槽150。在一个实施例中，沟槽150使用对于密排面具有选择性的蚀刻剂形成。例如，可以使用氢氧化钾(KOH)、氢氧化钠(NaOH),或类似的蚀刻剂。在一个实施例中，沟槽150可以具有大约5微米至大约20微米的水平尺寸。在该步骤中，形成具有顶表面151、凹面部分152和侧壁表面153和154的鳍形结构15，其沿着丨01了2丨族R面形成。在一个实施例中，凹面部分152在鳍形结构15的顶表面151下面凹进去大约0.5微米到大约30微米。如附图4示出的，沟槽150被蚀刻成具有倾斜的侧壁，其中沟槽150的宽度随着进入层19的距离的增加而减少。换个说法，如附图1示出的，这个步骤提供了相比于顶表面151具有更宽的基础部分159的鳍形结构15。在鳍形结构15形成后，掩蔽层44可以被去除，而且清洗异质结构13的表面以去除任何污染物。尽管示出的沟槽150具有基本平的凹面部分152，能理解的是沟槽150也可以是V-型、U-型或其他形状。
[0034]附图5示出进一步的制造阶段的晶体管10的放大的部分截面图。在一个实施例中，层21可形成在层19上。在一些实施例中，当层19是GaN沟道层时，层21可以是AlGaN阻挡层，该阻挡层具有被配置为实现预期电荷密度的Al浓度。在一个实施例中，AlGaN中Al的摩尔分数可能大约在百分之15-30(15% -30% )的范围内。在一些实施例中，AlGaN共形地形成。在可替换的实施例中，当层19包括AlGaN时，层21可以是具有厚度大约50纳米(nm)到大约100nm共形地形成在层19上的GaN层。在这个实施例中，层21还可以包括形成在GaN层上的AlGaN，其中AlGaN层配置成阻挡层，GaN配置为沟道层。在其他实施例中，层21可能进一步包括GaN、AlN或氮化硅的覆盖层。层19和层21可以使用MOVPE工艺或MOCVD工艺形成。在另一个实施例中，AlN(未示出)可以形成在层19和层21之间。可理解的是，结合附图3-5所描述的方法通常可以用作此处描述的任何器件实施例的制造部分。
[0035]附图6B示出晶体管10的沟槽结构的实施例的放大部分，其中沟槽150具有V-型。如先前描述的，通过在GaN-AlGaN界面下的应变形成2DEG区域22，其中电荷由于AlGaN层的压电响应转移到量子阱。根据本实施例，由于在晶体管10中形成2DEG区域220处的{01T2}族R面的半极化特性，2DEG区域22比2DEG区域220具有更高的导电性。
[0036]接着，如附图1示出的且如先前描述的，栅、漏和源结构被形成在异质结构上以进一步完成晶体管10。晶体管10可以是耗尽型(D-模式)器件、增强型(E-模式)器件、或是这些器件的组合，其可以通过层叠和选择性蚀刻或在顶层中的P型和/或N型掺杂而产生，或通过如氧化铪、氧化铝和其他材料的介电层的添加结合选择性的蚀刻工艺而产生。
[0037]附图7示出半导体器件的实施例的部分的放大截面图，诸如垂直HEMT70。在一个实施例中，晶体管70包括栅结构，该栅结构形成在具有限定鳍形结构15的倾斜侧壁153和154的沟槽、开口或凹部150中，鳍形结构15沿着异质结构13的{01 了2 }.族R面形成。在本实施例中，沟槽150形成在异质结构13的层19中或蚀刻到异质结构13的层19内。栅结构的栅导体27邻近沟槽150的凹面部分152形成，并覆盖晶体管70的2DEG区域22，使得晶体管70具有栅控制的在2DEG区域22 (其是极化的)中的横向电流，因此晶体管70包括水平或横向沟道。此外，因为侧壁153和154沿着异质结构13的丨01了2}.族R面形成，晶体管70在2DEG区域220 (其是半极化的)中也具有成角度的沟道区域，如先前在晶体管10中所描述的。在一个实施例中，晶体管70包括GaN的沟道层19和AlGaN的阻挡层21，阻挡层21共形地形成在邻近侧壁表面153和154的沟道层19上。漏电极37型形成在鳍形结构15的顶表面151上，并且一个或多个源电极36形成在相对的鳍形结构15的顶表面151上。可理解的是，源电极36和/或漏电极37可以沿着阻挡层21或沟道层19接近2DEG区域22而进行接触。在一个实施例中，如附图7所示，绝缘层31形成在沟槽150内，并进一步包括为具有通常向下延伸进入沟槽150的基本垂直部分381的屏蔽导体层38而提供的一个或多个沟槽、通孔或开口 1551。在一个实施例中，屏蔽导体层38连接至源电极36。在其他实施例中，屏蔽导体层38可以是浮动的或可以是独立偏置的。
[0038]晶体管70漏极侧的电压由在沟道层19的漏极部分两侧上的屏蔽导体层38承受。另外，屏蔽导体层38有助于减小电场并能改善晶体管70可靠性性能。本实施例的结构有助于减小器件的间距，因为承受电压的栅极到漏极的距离是垂直的，其提供增加的栅极到漏极的距离而没有增加表面积，而且表面上器件的面积因此可以被减小。同样，这种结构增加了多个晶体管70在晶片上的组装密度，并对于给定的接通电阻(Rdson)减少了管芯费用。
[0039]漏场板371也与漏电极37—起示出，并配置为减小晶体管70漏区附近的电场。器件的源极侧可以是(附图7中水平地)更小的，因为源极侧并不承受击穿电压的任何实质部分，这有助于减小器件的间距。根据本实施例，在晶体管70中的绝缘层31具有变化的厚度，随绝缘层31向沟道层19的表面延伸绝缘层31可以由薄变厚。这是制造堆叠的多级/多层的屏蔽导体有利的等同物。在晶体管70中，沟道表面可以是极化的(即2DEG区域22)和/或半极化平面(即2DEG区域220)。在一些实施例中，掺杂区(未示出)包括在邻近沟道层19的表面的沟道层19或邻近源电极36和/或漏电极37的阻挡层21中，以提供在沟道层19和对应的电极之间的低电阻接触。
[0040]在晶体管70的一些实施例中，晶体管70中的漏区(以及此处描述的其他晶体管结构)可以延伸到并邻接沟槽150的上边缘，或者漏区可以与沟槽150侧壁的上边缘分隔开，以减小漏区和屏蔽导体层之间的电场。
[0041]附图8示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT80，其是晶体管70的替换实施例。晶体管80类似于晶体管70，但是晶体管80包括与沟槽150一起形成的较厚的缓冲层17，然后沟道层19共形地形成在缓冲层17和沟槽150上。然后阻挡层21可以形成在全部或部分沟道层19上。在这个实施例中，在源电极36和漏电极37下面的沟道层19可以是较薄的。在晶体管80中，缓冲层17配置为辅助承受漏电压并增加晶体管80的击穿电压。
[0042]附图9示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT90，其是晶体管70-80的替换实施例。晶体管90类似于晶体管70-80，但晶体管90包括具有带有阶梯状或叠层结构的栅导体970的栅结构，以使随着栅导体与2DEG区域22距离的增加，栅导体的厚度阶梯递减。这种结构有助于保持栅到漏区附近的电场为低，并改善晶体管90的稳定性性能。这还降低了晶体管90的栅极电阻。
[0043]附图10示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT100，其是晶体管70-90的替换实施例。晶体管100类似于晶体管90，但是晶体管100包括类似于晶体管80的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0044]附图11示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMTl 10，其是晶体管70-100的替换实施例。晶体管110类似于晶体管70-80，但是晶体管110包括相较于例如晶体管70-80中的栅导体更厚的栅导体1127。由于带有角度的沟槽侧壁153和154，更厚的栅导体927的作用类似于如在晶体管90和100中的阶梯状栅场板。这种结构有助于保持栅到漏区附近的的电场为低，并因此改善晶体管HO的稳定性性能。这也减小了晶体管110的栅电阻。
[0045]附图12示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT120，其是晶体管70-110的替换实施例。晶体管120类似于晶体管110，但是晶体管120包括类似于晶体管80和100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0046]附图13示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT130，其是晶体管70-120的替换实施例。晶体管130类似于晶体管70，但是晶体管130包括减小的栅到源距离的配置。在一个实施例中，晶体管130沿着沟槽150的凹面部分152邻近2DEG区域22放置源电极36。在一些实施例中，晶体管130还可以包括增加的栅到漏的距离，这增加晶体管130的击穿电压。在一个实施例中，这可以通过增加沟槽150的深度而获得。随着栅到漏距离的增加，栅与源之间的距离也会在像晶体管70的实施例中增加。这可以增加这些结构的接入区电阻(access reg1n resistance),如在附图13中大致示出的，如在晶体管130中，其可以通过将器件的源极蚀刻到更接近栅极或者一直蚀刻到接近2DEG22来减小接入区电阻。
[0047]附图14示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT140，其是晶体管70-130的替换实施例。晶体管80类似于晶体管130，晶体管140包括类似于晶体管120的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0048]附图15示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT155，其是晶体管70-140的替换实施例。晶体管155配置为具有减小的源电感并配置为便于晶体管155与类似或其他晶体管(如硅MOSFET器件)集成，用于诸如电源供应控制器的应用。晶体管155类似于晶体管140，但晶体管155包括一直蚀刻直衬底11的源区3600，且源电极36形成在晶体管155的背面。举例来说，各向异性的蚀刻技术可以用于形成穿过异质结构到达衬底11的通孔，且源区3600可以沉积在通孔内。在一些实施例中，导电层36形成在衬底11的背面，且可以是任何合适的导电材料，包括但不限于钛/镍/银，铬/镍/金，或者其他导电材料。晶体管155的配置有助于减小器件的源电感，其有助于改善开关应用中的信号质量和/或效率。如果必要的话，可以通过在源区3600和异质结构的部分(在2DEG区域22的下面)之间放置绝缘层来提供从源导体到缓冲区域的隔离。这种结构也有助于在开关应用中集成晶体管155与硅MOSFET器件，诸如共源共栅结构。同样，这种结构在降压转换器配置中改善了效率和/或信号质量。
[0049]附图16示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT160，其是晶体管70-155的替换实施例。晶体管160类似于晶体管155，但晶体管160包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0050]附图17示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT170，其是晶体管70-160的替换实施例。晶体管170类似于晶体管70-160，但晶体管170包括在器件的顶部的漏电极37和在沟槽150的凹面部分152处的源电极36。晶体管170的构造相比于晶体管70和130提供了实际上更小的间距，其有助于进一步减少管芯费用。在晶体管170中，沿着沟槽150的倾斜侧壁表面153和154形成栅电极27，把栅结构放置成有角度的/垂直的，且因此导致有角度/垂直的栅控制沟道(即2DEG区域220)。屏蔽导体38形成在源电极36上并存在于漏电极37的两侧上，类似于晶体管70，这减小了电场。
[0051]根据本发明的实施例，屏蔽导体层38被嵌入或位于绝缘层31并位于沟槽150内。因为这些结构可以用于高击穿电压的应用中，屏蔽导体38和漏电极37之间的距离应该是足够大的以承受晶体管170的击穿电压。通过具有嵌入沟槽150的屏蔽导体层的这种特征，屏蔽导体层38和漏电极37之间的距离可以垂直地(而不是在器件的水平面上)保持。绝缘层31形成在沟槽150的开口内且在栅电极27和屏蔽导体层38之间。这种结构消耗了更少的管芯空间且因此进一步减少了管芯成本。附加层也可以形成在栅电极27之下，诸如覆盖层或栅介电层。覆盖层可以是GaN、氮化硅、氮化铝、氧化铝、氧化硅或其组合，氧化铪或本领域普通技术人员熟知的其他材料。
[0052]附图18示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT180，其可以是晶体管70-170的替换实施例。晶体管180类似于晶体管170，但晶体管180包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0053]附图19示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT190，其是晶体管70-180的替换实施例。晶体管190类似于晶体管180，但是晶体管190包括延伸穿过沟道层19和缓冲层17以电连接到衬底11的源导体3600。在一些实施例中，在这个配置中衬底11可以是GaN。在晶体管190中，类似于晶体管155和160，源电极36形成在衬底11的背面。对于类似于晶体管155的相同的击穿电压，晶体管190具有更小的间隔。如果必要的话，可以从源导体3600到缓冲层17提供隔离。例如源导体3600可以形成在衬以2DEG区域20以下的绝缘材料的侧壁的沟槽或通孔中。
[0054]附图20示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT200，其是晶体管70-190的替换实施例。晶体管200类似于晶体管190，但晶体管200包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0055]附图21示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT205，其是晶体管70-200的替换实施例。晶体管205包括形成在沟槽150的开口或凹部内并覆盖栅电极27的屏蔽导体层38，且进一步形成有屏蔽导体层38和栅电极27之间的绝缘层31。类似于晶体管170，形成嵌入到沟槽150之内的屏蔽导体层38有助于减小晶体管205的间距。
[0056]附图22示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT225，其是晶体管70-205的替换实施例。晶体管225类似于晶体管205，且还包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0057]附图23示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT235，其是晶体管70-225的替换实施例。晶体管235形成为双向晶体管，其可以支持按任一方向流过晶体管235的电流。因为晶体管235是双向晶体管，载流电极是用做漏极还是用做源极取决于施加于晶体管235上的偏置电压。这通过标识为3637和3736的载流电极来说明，。晶体管235形成有位于栅结构(即，极栅电极27和栅介电层26;或栅电极27，没有栅介电层26)的两侧的载流电极3637和3736。载流电极可以被形成为具有对称的击穿电压特性，诸如在栅结构的两侧阻挡相同量的电压。在这个结构中，两个区域中的电势和电场分布可以相似。在其他实施例中，两个区域可以形成为不相似的以承受不同的击穿电压，在这种情况下，栅结构两侧上的栅极-漏极距离会是不同的。在一些实施例中，使用外部M0SFET，屏蔽导体层38在电连接至第一载流电极或第二载流电极(3637或3736，无论哪一个是偏置电压的源)之间切换，其可以取决于电流的方向或电压阻挡的方向。在一些实施例中，屏蔽导体层38可以电连接到外部晶体管以执行切换连接至不同载流电极，诸如切换连接至3637和/或3736。
[0058]附图24示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT245，其是晶体管70-235的替换实施例。除了屏蔽导体层38被分成两个或多个部分382和383使得屏蔽部分382和屏蔽部分383可以分别地被连接之外，晶体管245类似于晶体管235。在一些实施例中，屏蔽部分382和383可以电连接结构的端部或在结构的端部，该结构的端部可以在附图24页面之内/之外。屏蔽电极还可以使用例如外部晶体管在3637和3736 (无论哪一个是源端)之间切换。
[0059]附图25示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT255，其是晶体管70-245的替换实施例。晶体管255配置为垂直双向晶体管。在一些实施例中，屏蔽导体层38可以电连接至外部晶体管，以切换屏蔽导体层38连接到诸如电极3637和/或电极3736的不同载流电极。载流电极3637和3736可以形成在栅结构的两侧，以使得控制电流横向通过2DEG区域22。在晶体管255中，可以使源区和漏区对称。例如，源区和漏区可以被配置为具有相同的掺杂浓度和分布，以使得晶体管255可以在栅结构的两侧阻挡相同量的电压。在这个结构中，在源区和漏区两者中的电势和电场分布可以是相似的。
[0060]附图26示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT265，其是晶体管70-255的替换实施例。晶体管265可以类似于晶体管255，并包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽 150。
[0061]附图27示出了例如具有不同配置的屏蔽导电结构3805的HEMT130的放大的部分截面图，其使用另外的导电材料取代源电极36和屏蔽导体层38的部分381之间的至少部分的绝缘层31。相比于附图13的实施例，屏蔽导电结构3805具有块状或厚的形状。这种结构提供了更大的源金属体积，其可以减少电子迁移问题。这种结构也减小了屏蔽电极电阻并减小了源金属电阻。其中，这些特征改善了切换性能。
[0062]附图28示出了例如具有不同配置的屏蔽导电结构3807的HEMT140的放大的部分截面图，其使用另外的导电材料取代源电极3600和屏蔽导体层38的部分381之间的至少部分的绝缘层31。相比于附图14的实施例，屏蔽导电结构3807具有块状或厚的形状。在一些实施例中，屏蔽导电结构3807可以包括接近于HEMT器件140的漏极侧的倾斜或者成角度的边缘3808。在一些实施例中，边缘3808可以基本上平行于侧壁表面153。在其它实施例中，边缘3808可配置成具有比侧壁表面153更陡峭的斜面。在一些实施例中，边缘3808可以被配置为具有阶梯状轮廓，诸如附图29所示的边缘3811。这种结构提供了更大的源金属体积，其可以减少电子迁移问题。这种结构也减小了屏蔽电极电阻并减小了源金属电阻。其中，这些特征改善了切换性能。
[0063]附图29示出了例如具有不同配置的屏蔽导体层3810的HEMT120的放大的部分截面图，屏蔽导体结构3810包括邻近漏电极37的具有阶梯轮廓的边缘3811。在一个实施例中，阶梯轮廓在邻近栅电极处较窄，随垂直离开栅电极而逐渐变宽。阶梯轮廓提供可配置的电场控制。在其他实施例中，如附图28中所示，边缘3811可以具有类似于边缘3808的成角度的轮廓。在一些实施例中，成角度的轮廓可以是基本上平行于侧壁表面153。在其他实施例中，成角度的轮廓可以具有比侧壁表面153更陡峭的斜面。在更进一步的实施例中，边沿3811的阶梯状构造可以是相反的，其中邻近栅电极更宽而向内步进垂直移动远离栅电极，使得更窄的部分邻近沟槽150的顶部。
[0064]替换屏蔽导体结构3805、3807和3810可具有任何合适的有助于减小电场效应的形状。同样，可理解的是，屏蔽导体结构3805、3807和3810可以被包括在此处所描述的其他实施例和其他实施例中。
[0065]在一些实施例中，此处描述的侧壁可以是任何极化/半极化表面。在这样的实施例中，沟槽的倾斜侧壁可以被用于形成极化/半极化表面。此处所描述的半导体器件可以是耗尽型(D-模式)、增强型(E-模式)、或这些器件的组合，其可以通过层叠和选择性蚀亥IJ、或在顶层中的P型掺杂来产生，或通过增加如氧化铪、氧化铝和其他材料介电层结合选择性蚀刻工艺来产生。可理解的是，载流电极可以通过到阻挡层和/或沟道层的接触件与邻近2DEG区域形成欧姆接触。
[0066]本领域技术人员将理解的是，在一个实施例中，半导体结构包括第一材料类型的衬底(例如兀件11)，该衬底具有第一表面和第二表面。在衬底的第一表面上的III族-氮化物材料的并包括第一鳍形结构(例如元件15)的第一半导体区域(例如元件17、19)，第一鳍形结构包括基本水平的第一顶表面(例如，元件15)、邻近第一顶表面的凹面部(例如兀件152)、和在凹面部和第一顶表面之间延伸的第一侧壁表面(例如兀件153，154),第一侧壁表面是倾斜的，以致于第一鳍形结构的基础部分(例如元件159)宽于第一顶表面。III族-氮化物材料的第二半导体区域(例如元件19，21)在第一半导体区域上。栅导体(例如元件27，970，1127)覆盖在凹面部的至少一部分上。第一载流电极(例如元件36，37，3600，3637,3736)至少沿着第一顶表面电耦合于第二半导体区域。屏蔽导体(例如元件38，381)在栅导体之上方并与其绝缘。
[0067]本领域技术人员还将理解，根据另一个实施例，该结构可以进一步包括至少沿着第一顶表面电稱合于第二半导体区域并与第一载流电极分开的第二载流电极(例如兀件36，37，3600，3637，3736)，其中栅导体在第一载流电极和第二载流电极之间进一步覆盖第一顶表面；且屏蔽导体在栅导体和第一载流电极之间横向延伸，并进一步横向延伸接近第二载流电极。
[0068]本领域技术人员还将理解，根据另一个实施例，第一半导体区域可以进一步包括第二鳍形机构，该第二鳍形结构具有基本水平的第二顶表面和在第二顶表面和凹面部之间延伸的第二侧壁表面；以及沿着至少第二顶表面电耦合于第二半导体区域的第二载流电极。
[0069]本领域技术人员也将理解，根据另一个实施例，该结构可以进一步包括在衬底的第二表面上的第二载流电极。
[0070]本领域技术人员也将理解，根据另一个实施例，第一侧壁表面可以是半极化的(例如元件220)。
[0071]本领域技术人员也将理解，根据另一个实施例，第一侧壁表面可以是{01了2}族R面表面(例如元件63)且第一顶表面可以是沿着〈0001〉晶面(例如元件64)。
[0072]本领域技术人员也将理解，根据另一个实施例，栅导体可以覆盖第一鳍形结构的部分且第一载流电极可以覆盖凹面部的部分。
[0073]本领域技术人员也将理解，根据另一个实施例，该结构进一步包括在第一半导体区域和第二半导体区域之间的III族-氮化物材料类型的第三半导体区域，其中第一半导体区域可以包括缓冲区，第三半导体区域可以包括GaN沟道区，并且第二半导体区域可以包括AlGaN阻挡区，并且其中第一载流电极可以接触AlGaN阻挡区，并且其中衬底可以包括半导体材料。
[0074]本领域技术人员也将理解，根据另一个实施例，第一半导体区域可以包括GaN沟道区而且第二半导体区域可以包括AlGaN阻挡区。
[0075]本领域技术人员也将理解，根据另一个实施例，栅导体可以覆盖部分第一侧壁表面和部分第一顶表面；以及第一载流电极可以覆盖第一侧壁表面的另一部分和凹面部的另一部分。
[0076]本领域技术人员也将理解，根据另一个实施例，第一载流电极和屏蔽导体可以电奉禹合在一起。
[0077]本领域技术人员将理解，在一个实施例中，半导体器件结构包括:第一材料类型的衬底(如兀件11)，该衬底具有第一主表面和第二主表面；在衬底的第一主表面上的第二材料类型的第一半导体区域(例如元件17，19);延伸进入第一半导体区域的第一沟槽(例如元件150)，该第一沟槽具有侧壁(例如元件153，154)和底面(例如元件152);在第一半导体区域之上并在第一沟槽内的第三材料类型的第二半导体区域(例如元件19，21)，其中第二半导体区域被配置为形成2DEG区域，其在邻近第一沟槽的侧壁处是半极化的(如元件220)且在邻近第一沟槽的底面处是极化的(如元件22);在第一沟槽内且被配置为控制2DEG区域的至少水平部分的控制电极(例如元件27，970，1127);在沟槽内以及在控制电极之上并通过绝缘层(例如元件31)与控制电极分开的屏蔽导体层(例如元件38，381);以及电耦合于2DEG区域的第一载流电极(例如元件36，37，3600，3637，3736)。
[0078]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以沿着〈0001〉晶面(例如元件64)。
[0079]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以在第一沟槽内。
[0080]本领域技术人员也将理解，根据另一个实施例，第一载流电极(例如元件3600)可以进一步延伸穿过第一半导体区域并到达衬底。
[0081]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以连接到第一沟槽外的屏蔽导体层；以及该结构可以进一步包括电耦合于沟槽外的第一半导体区域和第二半导体区域的第二载流电极。
[0082]本领域技术人员也将理解，根据另一个实施例，该结构可以包括在第一半导体区域和第二半导体区域之间的第四材料类型的第三半导体区域；第二材料类型可以包括AlGaN ;第三材料类型可以包括AlGaN ;第四材料类型可以包括GaN ;以及第二半导体区域可以与第三半导体区域形成2DEG区域。
[0083]本领域技术人员也将理解，根据另一个实施例，控制电极可以包括配置为场板的阶梯型结构(例如元件970)。
[0084]本领域技术人员也将理解，根据另一个实施例，屏蔽导体层可以包括阶梯型结构(例如元件3811)、倾斜型结构(例如元件3808)、块状结构(例如元件3805，3807)或这些结构两个或多个的组合。
[0085]本领域技术人员也将理解，在另一个实施例中，形成半导体器件的方法可包括，提供第一材料类型的衬底(例如兀件11)，该衬底具有:第一主表面和第二主表面，在衬底的第一主表面上的第二种材料的第一半导体区域(例如元件17，19)，延伸进入第一半导体区域的第一沟槽(例如元件150)，该第一沟槽具有侧壁(例如元件153，154)和底面(例如元件152)，在第一半导体区域之上并且在第一沟槽内的第三材料类型的第二半导体区域(例如元件19，21)，其中第二半导体区域被配置为形成2DEG区域，其在邻近第一沟槽的侧壁处是半极化的(例如元件220)并且在邻近第一沟槽的底面处是极化的(例如元件22);在第一沟槽内形成控制电极(例如元件27，970，1127)，并配置为控制2DEG区域的至少横向部分；在沟槽内并在控制电极之上形成屏蔽导体层(例如元件38，381)，并通过绝缘层(例如元件31)将其与控制电极分开；以及形成电耦合于2DEG区域的第一载流电极(例如元件36，37，3600，3637，3736)。
[0086]本领域技术人员还将理解，根据其他实施例，该方法可以包括所提供衬底，其侧壁(例如元件153，154)沿着第二半导体区域的{01 了2}.族R面表面。
[0087]本领域技术人员还将理解，根据其他实施例，屏蔽导体层(例如元件38，381，3805，3807，3810)可以被配置为具有倾斜型轮廓(例如元件3808)、阶梯型轮廓(例如元件3811)或类似块状形状(例如元件3805,3807)。
[0088]鉴于上面的内容，很明显披露了一种新颖的结构和方法。包括在一个实施例中，除了其它特征，是包括鳍形结构的异质结构。在一个实施例中，该鳍形结构包括配置为提供极化的2DEG区域的凹面区域和配置为提供半极化的2DEG区域的侧壁表面。在一些实施例中，提供栅结构来控制极化的2DEG区域中的电流。在其他实施例中，提供栅结构来控制半极化的2DEG区域中的电流。在一些实施例中，提供栅结构来控制极化和半极化的2DEG区域两者中的电流。在一些实施例中，载流电极电耦合于在鳍形结构的顶表面上的2DEG区域。在其他实施例中，载流电极电耦合于邻近凹面区域的2DEG区域。在一些实施例中，载流电极延伸穿过该结构并在基础衬底的背面上进行接触。在其他实施例中，提供双向转换器。此夕卜，实施例提供更低的接通电阻、更少的制造费用、减小的源电感和/或用于与其他器件的集成的改善的结构。
[0089]虽然上面用具体的优选的实施例和示例性实施例描述说明书的主题，但是先前的附图和其说明书仅描述了该主题典型的以及示例性的实施方式，而并不因此认为是对其范围的限定，很明显的，许多替代方案和变体对本领域技术人员是显而易见的。为了解释的清楚，解释了优选的实施例，但是其他实施例也是可以的。
[0090]如此后的权利要求所反映的，发明的创造性方面所在可以少于先前公开的单个实施例的所有特征。因此，此后描述的权利要求因此清楚地并入【具体实施方式】中，其中每个权利要求独立地作为发明的单独的实施例。而且，尽管此处描述的一些实施例包括一些其他实施例所不包括的特征，不同实施例的特征的组合旨在本发明的范围之内，并形成不同的实施例，如会被本领域技术人员所理解的。
【权利要求】
1.一种半导体器件结构，包括: 第一材料类型的衬底，该衬底具有第一主表面和第二主表面； 在所述衬底的所述第一主表面上的第二材料类型的第一半导体区域； 延伸进入所述第一半导体区域的第一沟槽，所述第一沟槽具有侧壁和底面； 在所述第一半导体区域之上并且在所述第一沟槽内的第三材料类型的第二半导体区域，其中所述第二半导体区域配置为形成二维电子气2DEG区域，所述2DEG区域在邻近第一沟槽的侧壁处是半极化的且在邻近第一沟槽的底面处是极化的； 在所述第一沟槽内并配置为控制所述2DEG区域的至少水平部分的控制电极； 在所述第一沟槽内以及在所述控制电极上方并通过绝缘层与所述控制电极隔开的屏蔽导体层；以及 电率禹合于2DEG区域的第一载流电极。
2.如权利要求1所述的半导体器件结构，其中所述第一载流电极沿着〈0001〉晶面。
3.如权利要求2所述的半导体器件结构，其中所述第一载流电极在所述第一沟槽内。
4.如权利要求3所述的半导体器件结构，其中所述第一载流电极进一步延伸穿过所述第一半导体区域并到达所 述衬底。
5.如权利要求1所述的半导体器件结构，其中: 所述第一载流电极连接到所述第一沟槽外面的所述屏蔽导体层； 所述屏蔽导体层包括在所述第一沟槽内的部分，所述部分通过绝缘层与所述第一沟槽的所述侧壁分开，所述绝缘层的厚度在从所述第一沟槽的底面到所述第一沟槽的顶部的方向上增加；并且 所述结构进一步包括电耦合于所述第一沟槽外的所述第一半导体区域和所述第二半导体区域的第二载流电极。
6.如权利要求1所述的半导体器件结构，进一步包括在所述第一半导体区域和所述第二半导体区域之间的第四材料类型的第三半导体区域，其中: 所述第二材料类型包括AlGaN ； 所述第三材料类型包括AlGaN ； 所述第四材料类型包括GaN ;并且 其中所述第二半导体区域与所述第三半导体区域形成所述2DEG区域。
7.如权利要求1所述的半导体器件结构，其中所述控制电极包括配置为场板的阶梯型结构。
8.如权利要求1所述的半导体器件结构，其中所述屏蔽导体层包括一个或多个阶梯型结构、倾斜型结构和块状结构。
9.一种形成半导体器件的方法，包括: 提供第一材料类型的衬底，所述衬底具有:第一主表面和第二主表面；在所述衬底的第一主表面上的第二材料类型的第一半导体区域；延伸进入所述第一半导体区域的第一沟槽；所述第一沟槽具有侧壁和底面；以及在所述第一半导体区域之上并且在所述第一沟槽内的第三材料类型的第二半导体区域，其中所述第二半导体区域配置为形成二维电子气2DEG区域，所述2DEG区域在邻近第一沟槽的侧壁处是半极化的且在邻近第一沟槽的底面处是极化的；在所述第一沟槽内形成被配置为控制所述2DEG区域的至少横向部分的控制电极；在所述第一沟槽内以及在所述控制电极上方形成屏蔽导体层，所述屏蔽导体层通过绝缘层与所述控制电极分开；以及 形成电稱合于2DEG区域的第一载流电极。
10.如权利要求9所述的方法，其中提供衬底的步骤包括:沿着所述第二半导体区域的{0112}? R面表 面提供所述侧壁。
【文档编号】H01L29/06GK104051520SQ201410172703
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】B·帕德玛纳伯翰, P·温卡特拉曼, 小J·M·帕西, A·萨利赫 申请人:半导体元件工业有限责任公司
【专利摘要】本发明涉及高电子迁移率的半导体器件及其方法。在一个实施例中，III族-氮化物材料用于形成半导体器件。鳍形结构用III族-氮化物材料形成，且以与鳍形结构分离的关系形成栅结构、源电极和漏电极。该鳍形结构提供极化和半极化的2DEG区域两者。在一个实施例中，栅结构配置为控制极化的2DEG区域中的电流。屏蔽导体层被包括在栅结构上方并与半导体器件的漏区处于分离关系。
【专利说明】高电子迁移率的半导体器件及其方法
[0001]相关申请交叉引用
[0002]本申请要求2013年3月15日提交的申请号为N0.61/786，570的美国临时申请的优先权。
【背景技术】
[0003]本发明申请总体上涉及电子器件，更特别地，涉及半导体及其结构，和形成半导体器件的方法。
[0004]过去，半导体工业使用各种器件结构和方法形成使用诸如氮化镓(GaN)的III族-氮化物结构作为一种半导体材料的半导体器件。已知III族-氮化物半导体展现出大于3.0MV/Cm的大的电介质击穿场。同时,III族-氮化物异质结结构有能力传输非常高的电流，使一些用III族-氮化物材料系统制造的器件适合高功率高频率的应用。
[0005]为这些类型的应用而制造的器件基于展现出高的电子迁移率的普通器件结构，并不同地被称为异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、或调制掺杂场效应晶体管(MODFET)。这些类型的器件通常能经受高电压，诸如100伏之内，同时在高频下工作，通常在1-100吉赫(GHz)范围内。这些类型的器件为各种类型的应用而改进，但通常基于GaN的器件通过利用压电极化场而工作，以产生允许以更低的电阻损耗传输非常高电流密度的二维电子气(2DEG)区域。
[0006]以前的HEMT器件使用形成在晶体管的有源区的沟槽结构。沟槽的部分被用作晶体管的栅区。这种现有的晶体管的一个问题是接通电阻特性太高。努力减小接通电阻通常会导致制造费用的明显增加。同样，其他现有的晶体管具有高源极电感，且进一步具有源结构，该源结构增加了为各种应用将晶体管集成在一起的困难。
[0007]因此，希望的是具有半导体器件和形成半导体器件的方法，该半导体器件使用GaN或其他III族氮化物系列材料，该半导体器件具有低接通电阻、低制造花费、减小的源电感和/或为与其他器件集成而改进的结构。
【专利附图】
【附图说明】
[0008]附图1示出了根据本发明的半导体器件的实施例的放大透视图和截面图。
[0009]附图2示出了根据本发明的另一个实施例的半导体器件的放大的部分截面图。
[0010]附图3-5示出根据本发明的方法，在制造的各个阶段中的附图1中的半导体器件放大截面图。
[0011]附图6A示意性地示出了根据本发明的实施例用于附图1、7_26的半导体器件中的异质结构的相关晶面。
[0012]附图6B示出根据本发明替代实施例的附图1中的半导体器件的部分的放大截面图。
[0013]附图7-26示出了根据本发明的替代实施例的半导体器件的部分的放大截面图。
[0014]附图27-29示出了根据本发明实施例的替代屏蔽电极结构的放大的部分截面图。
[0015]为了说明的简单和明了，附图中的元件不是必须成比例的，同时不同附图中相同的参考标记指代相同的元件，除非另有说明。另外，为了描述的简单，省略所公知的步骤和元件的描述和细节。如此处所使用，电流传输电极意为通过器件传输电流的器件的元件，例如MOS晶体管的源极或漏极，或者双极晶体管的发射极或集电极，或二极管阴极或阳极，以及控制电极意为通过器件控制电流的器件的元件，例如MOS晶体管的栅极，或双极晶体管的基极。尽管此处的器件被解释为某些N型沟道或P型沟道器件，或某些N型或P型掺杂区，但根据本发明本领域普通技术人员会预想到互补器件也是可能的。此处解释的器件也可以是Ga面GaN器件或N面GaN器件。本领域普通技术人员可理解的是导电类型指的是通过其发生传导的机理，诸如通过空穴或电子的传导，因此，该导电类型并不是指掺杂浓度，而是掺杂类型，例如P或N型。本领域普通技术人员可想到的是此处使用涉及电路运行的词语“期间”、“同时”、“当…的时候”，并不是指行为启动则行为即可发生的精确词语，而是可以有一些小的但是合理的延迟，诸如由初始行为启动的反应之间的各种传播延迟。另外，词语同时是指某些行为发生在启动行为持续时间的至少一些部分之内。所使用的词语大概或基本上是指元件的值具有希望接近于设定的值或位置的参数。但是，本领域所公知的是，通常会有微小的变化妨碍值或位置如所陈述的一样精确。在本领域熟知的，与精确描述的理论目标的达到至少10%的偏差(对于半导体掺杂浓度而言达到20% )是合理的偏差。在权利要求书和/或【专利附图】
【附图说明】用作元件名字的一部分的词语第一，第二，第三以及类似的词语，是用于区分相似的元件，而且并不一定是描述在时间、空间、排名或任何其他方式下的顺序。可以理解的是如此使用的词语在适当的环境下是能够相互变换的，而且此处所描述的实施例能够以其他顺序运行，而不仅是此处所描述或示出的。为了附图的清晰，器件结构的掺杂区被示出具有大体的直线边和精确的角。但是，本领域的普通技术人员所理解的是，由于掺杂物的扩散和激活，掺杂区的边缘一般可以不是直线，并且角也可以不是精确的角。另外，可以理解的是，此处所规定的形成或沉积在第二层或另一个区域上的一层或区域，第一层可以直接形成或沉积在第二层上，或者在第一层和第二层之间可以有间隔层。进一步，如在此处使用的，词语形成在…之上形成、与放置于…之上、或沉积于…之上以相同的意义使用，并不意味着关于任何特别的制造工艺是限定的。
[0016]另外，说明书描述了蜂窝(cellular)设计(其中主体区域是多个蜂窝区域)而不是单体设计(其中主体区域由以细长图案(典型地是蛇形图案)形成的单个区域组成)。但是，目的在于说明书同时适用于蜂窝实施方式和单一基体实施方式两者。
【具体实施方式】
[0017]通常，本发明实施例涉及半导体器件结构和形成包括高电子迁移率晶体管(HEMT)的结构的方法。HEMT器件结构包括基础半导体衬底和与该基础衬底相关联的异质结构。该异质结构包括具有六方晶体结构的材料，诸如纤维锌矿晶体结构。在一些实施例中，异质结构是III族-氮化物系材料，诸如氮化镓(GaN)、氮化镓铝(AlGaN)、氮化铟(InN)、氮化铝(AlN)、氮化镓铟(InGaN)、氮化镓铝铟(InAlGaN)，或前面这些材料中两个或多个的组合，或者是本领域普通技术人员所熟知的类似材料。
[0018] 在一些实施例中，HEMT器件结构包括第一材料类型的衬底。III族-氮化物材料的第一半导体区域在该衬底的第一表面上，并包括第一鳍形结构或细长的脊部。在一些实施例中，第一鳍形结构包括基本水平的第一顶表面，邻近该第一顶表面的凹面部分和在凹面部分和第一顶表面之间延伸的第一侧壁表面。第一侧壁表面是倾斜的，所以第一鳍形结构的基础部分比第一顶表面宽。III族-氮化物材料的第二半导体区域在第一半导体区域上，且在一些实施例中，栅极导体覆盖在凹面部分的至少一部分上，而在其他实施例中，栅极导体也环绕在鳍形结构周围。在一些实施例中，第一电流传输电极沿着至少第一顶表面电耦合于第二半导体区域，并且屏蔽导体在栅极导体之上并与其绝缘。除了别的之外，HEMT器件的沟道围绕鳍形结构的表面形成，其增加了 HEMT器件的沟道密度。
[0019]在其他实施例中，HEMT器件结构包括第一材料类型的衬底，该衬底具有第一主表面和第二主表面。第二材料类型的第一半导体区域配置在该衬底的第一主表面上。第一沟槽延伸进入第一半导体区域中，第一沟槽具有侧壁和底面。第三材料类型的第二半导体区域配置在第一半导体区域上并在第一沟槽内，其中第二半导体区域被配置为形成2DEG区域，该区域在接近第一沟槽的侧壁处是半极化的，在接近第一沟槽的底面处是极化的。在一个实施例中，控制电极位于第一沟槽内，并被配置为控制2DEG区域的至少水平或横向部分(即其极化部分)。在其他实施例中，控制电极可以沿着沟槽的侧壁表面并被配置为控制邻近的半极化2DEG区域。屏蔽导体层位于沟槽内并在控制电极之上，且通过绝缘层与控制电极隔开。第一电流传输电极电耦合于2DEG区域。除了别的之外，实施例提供了减小的接通电阻、减少的制造费用，减少的源电感，和/或与其他器件集成的改进的结构。
[0020]现在转向附图，附图1示出了半导体器件10的实施例的放大透视图和截面图，在本发明实施例中该器件被配置为具有鳍形结构或细长脊部结构15的III族-氮化物高电子迁移率晶体管(HEMT)，其优势在于减小了接通电阻和降低了制造费用。晶体管10有时被称为异质结构鳍式FET。在一个实施例中，晶体管10包括GaN体材料(如GaN层19)的鳍形结构15，在该GaN体材料上面形成阻挡层，例如AlGaN层21，且材料的极化特性诱导GaN层19中的二维电子气沟道(2DEG)22接近于层之间的界面。
[0021]晶体管10包括基础衬底、衬底、基础半导体衬底、半导体材料区域、半导体区域或半导体衬底11。在一些实施例中，衬底11是具有(111)晶向并掺杂有诸如硼的P型掺杂物的娃衬底，或者衬底11可以不惨杂或本征惨杂。在其他实施例中，衬底11可以具有其他晶向。在其他实施例中，衬底11可以是硅-碳化物、GaN，A1N、其他半导体材料、蓝宝石、其他绝缘材料或本领域中普通技术人员所熟知的那些材料。在其他实施例中，衬底11可以掺杂诸如磷、砷或铺的N型掺杂剂。
[0022]晶体管10还包括可以形成在衬底11上的异质结构、外延结构或第一半导体区域
13。在一些实施例中，异质结构13包括多个层，包括例如晶核或缓冲层16 个或多个缓冲或过渡层或过渡结构17 (在一些实施例中是可选择的)；和第一半导体区域、第一层、沟道形成层或沟道层19。在一些实施例中，缓冲层16可以是例如位于衬底11上的AlN层。在一些实施例中，过渡层17可以是例如具有变化量的铝浓度的AlGaN。例如，过渡层17中的铝浓度在接近于缓冲层16的地方更高而在接近于沟道层19的地方更低。沟道层19可以形成为位于过渡层17上。在一些实施例中，沟道层19可以是例如GaN层。带有异质结构13的衬底11可由半导体晶片供应商制造，例如比利时阿塞尔特的EpiGaN。
[0023]在一些实施例中，鳍形结构15形成在沟道层19内并包括基本水平的顶表面151，凹面部分152和在凹面部分152和顶表面151之间延伸的侧壁表面153和154。如将在后面所描述的，在其他实施例中，鳍形结构15可以形成在过渡层结构17中。根据本发明的实施例，侧壁表面153和154是倾斜的，使得鳍形结构15的基础部分159比顶表面151宽。根据本发明的实施例，侧壁表面153和154沿着异质结构13的丨01了2丨.族R面形成，这提供在阻挡层21 (下面描述)形成在沟道层19上时，邻近侧壁表面153和154的半极化表面。根据本发明的实施例，侧壁表面153和154优选地不沿着异质结构13的A面或M面形成，这在阻挡层21形成在沟道19上时展现出非极化特性。顶表面151沿着异质结构13的<0001>C轴(密排)基面形成，这提供在阻挡层21形成在沟道层19上时，邻近顶表面151的极化面。
[0024]在一些实施例中，第二层、第二半导体区域、阻挡层或肖特基层21形成在包括鳍形结构15的沟道层19上。阻挡层21的一部分的截面示出在附图1中，且可理解的是阻挡层21可以延伸为进一步覆盖侧壁表面153和凹面部分152。在一些实施例中，阻挡层21可以是形成在沟道层19上的AlGaN层。如本领域普通技术人员所知道的，在阻挡层21和沟道层19之间的界面形成二维电子气(2DEG)层或区域22。因此沟道围绕鳍形结构15而形成，其增大了晶体管10的沟道密度并使接通电阻有了改进。在晶体管的其他实施例中，AlN层(未示出)可以放置在沟道层19和阻挡层21之间。AlN是具有优势的，因为其增加了 2DEG沟道密度。同时，AlN是较高带隙材料，其限制2DEG区域内的电子进入阻挡层21，其减小了合金的无序散射，而且因此提高了迁移率。在晶体管10的一些实施例中，一个或多个覆盖层(例如GaN、AlN)可以被包括在阻挡层21上。异质结构13和阻挡层21可以使用金属有机物气相外延(MOVPE)工艺(又名有机金属气相外延(OMVPE)或金属有机物化学气相沉积(MOCVD))形成，这是用于生产单晶或多晶薄膜的化学气相沉积方法。由于异质结构13的晶向，阻挡层21的厚度沿着侧壁表面153和154可以更厚。当栅电极27在鳍形机构15周围环绕时,这种结构在侧壁表面153和154上提供了相比于顶表面151不同但可接受的阈值电压。相比于沿着顶表面151和凹面部分152的异质结构13的<0001>C轴(密排)基面的极化特性，这至少部分地由异质结构13的{01 了2}.族R面沿着侧壁表面153和154的半极化特性导致。
[0025]在一些实施例中，晶体管10具有栅极结构，其可以包括控制电极、栅极导体或栅电极27，其位于阻挡层21上，且可以是例如含钛和/或钛的氮化物的铝阻挡层或本领域技术人员所熟知的其他导电材料。栅电极27的一部分以截面的形式示出在附图1中，可理解的是栅电极27可以延伸为进一步覆盖侧壁表面153和凹面部分152。在一些实施例中，如附图1所示，晶体管10可以使用被配置为如肖特基栅结构的栅电极27。在其他实施例中，晶体管10的栅极结构可以在阻挡层21和栅电极27之间配置有栅介质区域(例如，附图2示出的栅介电层26)。在一些实施例中，栅介电区域可以是氮化硅、氮化铝、氧化铝、氧化硅或其组合，氧化铪或其他本领域普通技术人员所熟知的材料。栅介电区域可以和层16-21在原位形成，或可以在阻挡层21形成之后再被沉积。在其他实施例中，栅电极27可以包括栅场板结构，诸如阶梯式或层叠式栅场板结构或平面栅场板结构。当大电压施加于晶体管10的漏极时，这样的栅场板结构可以配置为控制建立在邻近栅电极27的2DEG区域22内的电场。在进一步的实施例中，双栅结构可以用于开关或逻辑应用。
[0026]在一个实施例中，钝化层、隔离层或绝缘层31形成在栅电极27上。在一些实施例中，绝缘层31可以是氮化硅、氮化铝、氧化硅其组合中的一个或多个，或者本领域普通技术人员所熟知的其他绝缘材料。在一些实施例中，绝缘层31可以是使用等离子体增强化学气相沉积技术(PECVD)、低压化学气相沉积(LPCVD)、MOCVD、原子层沉积(ALD)形成的氮化硅，并可以具有从大约0.0l微米到大约1.0微米的厚度。在其他实施例中，绝缘层31可以具有从大约0.1微米到大约0.5微米的厚度。绝缘层31的一部分以截面图的形式示出在附图1中，并可理解的是，绝缘层31可以延伸为进一步覆盖侧壁表面153和凹面部分152。
[0027]晶体管10进一步包括欧姆接触、电极或载流电极36或37，它们在空间上分离并且与阻挡层21接触和/或沿着凹面部分152、侧壁表面153和154以及顶表面151与邻近2DEG区域22的沟道层19接触。电极36和37的部分以截面图的形式示出在附图1中，可理解的是电极36和37可以延伸为进一步覆盖侧壁表面153和凹面部分152。电极37以虚线示出以示出下面的鳍形结构15的部分。电极36和37可以是被配置为通过接触例如沟道层19、接触阻挡层21或两层的部分而提供至2DEG层22或者邻近2DEG层22的欧姆接触的导电材料。在一些实施例中，电极36和37可以是任何合适的导电结构,例如,钛、氮化钛、铝、镍、钼、金、钨或其组合。在一个实施例中，电极36和37可以是层叠金属结构，例如钛/铝/钛/氮化钛。在一些实施例中，如总体由附图1所示，电极37被配置成漏电极，电极36被配置成源电极，其中栅电极27在电极36和37之间。在一些实施例中，栅电极27更接近源电极36而放置(S卩，与电极37空间上分开更大)。在其他实施例中，该结构被用作具有配置为阳极电极的电极36和配置为阴极电极的电极37的肖特基二极管，或者反之亦然。在肖特其二极管的一些实施例中，包括屏蔽导体层38，并连接到阳极电极。
[0028]在一些实施例中，晶体管10进一步包括一个或多个屏蔽导体层38，其可以形成在该结构之上以承受施加于器件上的反转漏极电压。屏蔽导体层38的一部分以截面图的形式示出在附图1中，且可理解的是，屏蔽导体层38可延伸为进一步覆盖侧壁表面153和凹面部分152。在使用超过一个的屏蔽导体层38的一些实施例中，多个屏蔽导体层38可以通过另外的绝缘材料隔开，诸如为绝缘层31所描述的材料。在一些实施例中，屏蔽导体层38可连接至源电极36。在其他实施例中，屏蔽导体层38可以被配置为独立偏置或可以是浮动的。
[0029]根据本实施例，2DEG区域22围绕具有倾斜侧壁153和154的鳍形结构15形成，这增大了晶体管10的沟道密度(即，沿着鳍形结构15的水平面和刻面/斜面)，并且因此减小了晶体管10特有的接通电阻(S卩，对于给定的管芯尺寸具有更低的接通电阻)。这有益于减少了制造花费。进一步，屏蔽导体层38被配置成承受晶体管10的击穿电压可靠性。
[0030]附图2示出了根据替换实施例的晶体管20的部分截面图。晶体管20与晶体管10类似，在此后仅就区别进行说明。晶体管20是栅极结构包括在栅电极27和异质结构(如阻挡层21)之间的栅介质层26的实施例。栅介电层26可以是氮化硅、氮化铝、氧化铝，氧化硅或其一个或多个的组合、氧化铪、或本领域普通技术人员所熟知的其他材料。晶体管20中的栅电极27示出为具有阶梯型或层叠型形状，以提供栅极场板结构，其帮助减小在晶体管20的漏极上邻近栅电极27的2DEG区域中的电场。此外，晶体管20示出具有多于一个屏蔽导体层38(即，多层)，其可以连接于源电极36。在一些实施例中，如大体在附图2中示出的，场板结构最上面的延展靠近于漏电极37延伸。在一些实施例中，如大体在附图2中示出的，屏蔽导体层38的多层由绝缘层31隔开。
[0031]附图3示出了在制造阶段晶体管10放大的部分剖面图。在图3中，提供具有异质结构13的衬底11。根据本实施例，异质结构13沿着大体由箭头30代表的<0001>C轴(密排)基面而形成。在一个实施例中，衬底11可以是具有(111)取向的硅衬底，并可以具有P型导电性或可以不被掺杂。在替换实施例中，衬底11可以是GaN、蓝宝石、SiC或其他本领域普通技术人员所熟知的材料。在一个实施例中，异质结构13可以是III族-氮化物结构，其中核层16可以是A1N，而缓冲层17可以是当缓冲层17接近层19时具有更低铝浓度的多个AlGaN层。根据本实施例，缓冲层17和/或层19具有足够支撑随后要形成的蚀刻结构的厚度，取决于两层中的哪一层将支撑蚀刻结构。在一些实施例中，被配置为支撑蚀刻结构的层具有大约0.5微米到大约30微米的厚度。在其他实施例中，被配置为支撑蚀刻结构的层具有大约0.5微米到大约3微米的厚度。
[0032]在其他实施例中，缓冲层17可以是具有不同组合和组分的GaN/AlGaN层、超晶格结构(SLS)、或本领域技术人员所熟知的其他材料的组合。在一个实施例中，缓冲层17具有最外面的AlGaN层，该AlGaN层具有适中的Al摩尔分数(例如大约10%到大约30% )，并具有足以支撑结构表面的蚀刻的厚度。异质结构13可以使用MOCVD或者MBE工艺，或者能够沉积薄层的方法形成。在一个实施例中，掩蔽层44形成在层19上，并被图案化以提供为后续工艺暴露层19的部分的开口 46。在一个实施例中，掩蔽层44可以是图案化的光致抗蚀剂层。在一个实施例中，开口 46可以是三角形状。根据本实施例，如在附图6A中示意性示出的，开口 46与异质结构13的丨01 T2丨族R面对齐，附图6A示出了纤维锌矿晶体结构60的平面。箭头61代表〈0001>C轴(密排)基面，参考标记62代表〈0110>M面族，参考标记63代表丨01T2丨族R面，参考标记64代表〈0001>C平面。{01 了2丨族R面是适度极化的，并没有如<0001>C面一样强的极化，但是能够建立具有减小的电荷转移效率的2DEG。
[0033]附图4示出在另一个制造阶段晶体管10的放大的部分截面图。在一个实施例中，层19的暴露表面被蚀刻形成能够延伸跨层19以至例如延伸到附图4页面之外的蚀刻结构或沟槽150。在一个实施例中，沟槽150使用对于密排面具有选择性的蚀刻剂形成。例如，可以使用氢氧化钾(KOH)、氢氧化钠(NaOH),或类似的蚀刻剂。在一个实施例中，沟槽150可以具有大约5微米至大约20微米的水平尺寸。在该步骤中，形成具有顶表面151、凹面部分152和侧壁表面153和154的鳍形结构15，其沿着丨01了2丨族R面形成。在一个实施例中，凹面部分152在鳍形结构15的顶表面151下面凹进去大约0.5微米到大约30微米。如附图4示出的，沟槽150被蚀刻成具有倾斜的侧壁，其中沟槽150的宽度随着进入层19的距离的增加而减少。换个说法，如附图1示出的，这个步骤提供了相比于顶表面151具有更宽的基础部分159的鳍形结构15。在鳍形结构15形成后，掩蔽层44可以被去除，而且清洗异质结构13的表面以去除任何污染物。尽管示出的沟槽150具有基本平的凹面部分152，能理解的是沟槽150也可以是V-型、U-型或其他形状。
[0034]附图5示出进一步的制造阶段的晶体管10的放大的部分截面图。在一个实施例中，层21可形成在层19上。在一些实施例中，当层19是GaN沟道层时，层21可以是AlGaN阻挡层，该阻挡层具有被配置为实现预期电荷密度的Al浓度。在一个实施例中，AlGaN中Al的摩尔分数可能大约在百分之15-30(15% -30% )的范围内。在一些实施例中，AlGaN共形地形成。在可替换的实施例中，当层19包括AlGaN时，层21可以是具有厚度大约50纳米(nm)到大约100nm共形地形成在层19上的GaN层。在这个实施例中，层21还可以包括形成在GaN层上的AlGaN，其中AlGaN层配置成阻挡层，GaN配置为沟道层。在其他实施例中，层21可能进一步包括GaN、AlN或氮化硅的覆盖层。层19和层21可以使用MOVPE工艺或MOCVD工艺形成。在另一个实施例中，AlN(未示出)可以形成在层19和层21之间。可理解的是，结合附图3-5所描述的方法通常可以用作此处描述的任何器件实施例的制造部分。
[0035]附图6B示出晶体管10的沟槽结构的实施例的放大部分，其中沟槽150具有V-型。如先前描述的，通过在GaN-AlGaN界面下的应变形成2DEG区域22，其中电荷由于AlGaN层的压电响应转移到量子阱。根据本实施例，由于在晶体管10中形成2DEG区域220处的{01T2}族R面的半极化特性，2DEG区域22比2DEG区域220具有更高的导电性。
[0036]接着，如附图1示出的且如先前描述的，栅、漏和源结构被形成在异质结构上以进一步完成晶体管10。晶体管10可以是耗尽型(D-模式)器件、增强型(E-模式)器件、或是这些器件的组合，其可以通过层叠和选择性蚀刻或在顶层中的P型和/或N型掺杂而产生，或通过如氧化铪、氧化铝和其他材料的介电层的添加结合选择性的蚀刻工艺而产生。
[0037]附图7示出半导体器件的实施例的部分的放大截面图，诸如垂直HEMT70。在一个实施例中，晶体管70包括栅结构，该栅结构形成在具有限定鳍形结构15的倾斜侧壁153和154的沟槽、开口或凹部150中，鳍形结构15沿着异质结构13的{01 了2 }.族R面形成。在本实施例中，沟槽150形成在异质结构13的层19中或蚀刻到异质结构13的层19内。栅结构的栅导体27邻近沟槽150的凹面部分152形成，并覆盖晶体管70的2DEG区域22，使得晶体管70具有栅控制的在2DEG区域22 (其是极化的)中的横向电流，因此晶体管70包括水平或横向沟道。此外，因为侧壁153和154沿着异质结构13的丨01了2}.族R面形成，晶体管70在2DEG区域220 (其是半极化的)中也具有成角度的沟道区域，如先前在晶体管10中所描述的。在一个实施例中，晶体管70包括GaN的沟道层19和AlGaN的阻挡层21，阻挡层21共形地形成在邻近侧壁表面153和154的沟道层19上。漏电极37型形成在鳍形结构15的顶表面151上，并且一个或多个源电极36形成在相对的鳍形结构15的顶表面151上。可理解的是，源电极36和/或漏电极37可以沿着阻挡层21或沟道层19接近2DEG区域22而进行接触。在一个实施例中，如附图7所示，绝缘层31形成在沟槽150内，并进一步包括为具有通常向下延伸进入沟槽150的基本垂直部分381的屏蔽导体层38而提供的一个或多个沟槽、通孔或开口 1551。在一个实施例中，屏蔽导体层38连接至源电极36。在其他实施例中，屏蔽导体层38可以是浮动的或可以是独立偏置的。
[0038]晶体管70漏极侧的电压由在沟道层19的漏极部分两侧上的屏蔽导体层38承受。另外，屏蔽导体层38有助于减小电场并能改善晶体管70可靠性性能。本实施例的结构有助于减小器件的间距，因为承受电压的栅极到漏极的距离是垂直的，其提供增加的栅极到漏极的距离而没有增加表面积，而且表面上器件的面积因此可以被减小。同样，这种结构增加了多个晶体管70在晶片上的组装密度，并对于给定的接通电阻(Rdson)减少了管芯费用。
[0039]漏场板371也与漏电极37—起示出，并配置为减小晶体管70漏区附近的电场。器件的源极侧可以是(附图7中水平地)更小的，因为源极侧并不承受击穿电压的任何实质部分，这有助于减小器件的间距。根据本实施例，在晶体管70中的绝缘层31具有变化的厚度，随绝缘层31向沟道层19的表面延伸绝缘层31可以由薄变厚。这是制造堆叠的多级/多层的屏蔽导体有利的等同物。在晶体管70中，沟道表面可以是极化的(即2DEG区域22)和/或半极化平面(即2DEG区域220)。在一些实施例中，掺杂区(未示出)包括在邻近沟道层19的表面的沟道层19或邻近源电极36和/或漏电极37的阻挡层21中，以提供在沟道层19和对应的电极之间的低电阻接触。
[0040]在晶体管70的一些实施例中，晶体管70中的漏区(以及此处描述的其他晶体管结构)可以延伸到并邻接沟槽150的上边缘，或者漏区可以与沟槽150侧壁的上边缘分隔开，以减小漏区和屏蔽导体层之间的电场。
[0041]附图8示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT80，其是晶体管70的替换实施例。晶体管80类似于晶体管70，但是晶体管80包括与沟槽150一起形成的较厚的缓冲层17，然后沟道层19共形地形成在缓冲层17和沟槽150上。然后阻挡层21可以形成在全部或部分沟道层19上。在这个实施例中，在源电极36和漏电极37下面的沟道层19可以是较薄的。在晶体管80中，缓冲层17配置为辅助承受漏电压并增加晶体管80的击穿电压。
[0042]附图9示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT90，其是晶体管70-80的替换实施例。晶体管90类似于晶体管70-80，但晶体管90包括具有带有阶梯状或叠层结构的栅导体970的栅结构，以使随着栅导体与2DEG区域22距离的增加，栅导体的厚度阶梯递减。这种结构有助于保持栅到漏区附近的电场为低，并改善晶体管90的稳定性性能。这还降低了晶体管90的栅极电阻。
[0043]附图10示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT100，其是晶体管70-90的替换实施例。晶体管100类似于晶体管90，但是晶体管100包括类似于晶体管80的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0044]附图11示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMTl 10，其是晶体管70-100的替换实施例。晶体管110类似于晶体管70-80，但是晶体管110包括相较于例如晶体管70-80中的栅导体更厚的栅导体1127。由于带有角度的沟槽侧壁153和154，更厚的栅导体927的作用类似于如在晶体管90和100中的阶梯状栅场板。这种结构有助于保持栅到漏区附近的的电场为低，并因此改善晶体管HO的稳定性性能。这也减小了晶体管110的栅电阻。
[0045]附图12示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT120，其是晶体管70-110的替换实施例。晶体管120类似于晶体管110，但是晶体管120包括类似于晶体管80和100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0046]附图13示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT130，其是晶体管70-120的替换实施例。晶体管130类似于晶体管70，但是晶体管130包括减小的栅到源距离的配置。在一个实施例中，晶体管130沿着沟槽150的凹面部分152邻近2DEG区域22放置源电极36。在一些实施例中，晶体管130还可以包括增加的栅到漏的距离，这增加晶体管130的击穿电压。在一个实施例中，这可以通过增加沟槽150的深度而获得。随着栅到漏距离的增加，栅与源之间的距离也会在像晶体管70的实施例中增加。这可以增加这些结构的接入区电阻(access reg1n resistance),如在附图13中大致示出的，如在晶体管130中，其可以通过将器件的源极蚀刻到更接近栅极或者一直蚀刻到接近2DEG22来减小接入区电阻。
[0047]附图14示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT140，其是晶体管70-130的替换实施例。晶体管80类似于晶体管130，晶体管140包括类似于晶体管120的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0048]附图15示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT155，其是晶体管70-140的替换实施例。晶体管155配置为具有减小的源电感并配置为便于晶体管155与类似或其他晶体管(如硅MOSFET器件)集成，用于诸如电源供应控制器的应用。晶体管155类似于晶体管140，但晶体管155包括一直蚀刻直衬底11的源区3600，且源电极36形成在晶体管155的背面。举例来说，各向异性的蚀刻技术可以用于形成穿过异质结构到达衬底11的通孔，且源区3600可以沉积在通孔内。在一些实施例中，导电层36形成在衬底11的背面，且可以是任何合适的导电材料，包括但不限于钛/镍/银，铬/镍/金，或者其他导电材料。晶体管155的配置有助于减小器件的源电感，其有助于改善开关应用中的信号质量和/或效率。如果必要的话，可以通过在源区3600和异质结构的部分(在2DEG区域22的下面)之间放置绝缘层来提供从源导体到缓冲区域的隔离。这种结构也有助于在开关应用中集成晶体管155与硅MOSFET器件，诸如共源共栅结构。同样，这种结构在降压转换器配置中改善了效率和/或信号质量。
[0049]附图16示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT160，其是晶体管70-155的替换实施例。晶体管160类似于晶体管155，但晶体管160包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0050]附图17示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT170，其是晶体管70-160的替换实施例。晶体管170类似于晶体管70-160，但晶体管170包括在器件的顶部的漏电极37和在沟槽150的凹面部分152处的源电极36。晶体管170的构造相比于晶体管70和130提供了实际上更小的间距，其有助于进一步减少管芯费用。在晶体管170中，沿着沟槽150的倾斜侧壁表面153和154形成栅电极27，把栅结构放置成有角度的/垂直的，且因此导致有角度/垂直的栅控制沟道(即2DEG区域220)。屏蔽导体38形成在源电极36上并存在于漏电极37的两侧上，类似于晶体管70，这减小了电场。
[0051]根据本发明的实施例，屏蔽导体层38被嵌入或位于绝缘层31并位于沟槽150内。因为这些结构可以用于高击穿电压的应用中，屏蔽导体38和漏电极37之间的距离应该是足够大的以承受晶体管170的击穿电压。通过具有嵌入沟槽150的屏蔽导体层的这种特征，屏蔽导体层38和漏电极37之间的距离可以垂直地(而不是在器件的水平面上)保持。绝缘层31形成在沟槽150的开口内且在栅电极27和屏蔽导体层38之间。这种结构消耗了更少的管芯空间且因此进一步减少了管芯成本。附加层也可以形成在栅电极27之下，诸如覆盖层或栅介电层。覆盖层可以是GaN、氮化硅、氮化铝、氧化铝、氧化硅或其组合，氧化铪或本领域普通技术人员熟知的其他材料。
[0052]附图18示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT180，其可以是晶体管70-170的替换实施例。晶体管180类似于晶体管170，但晶体管180包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0053]附图19示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT190，其是晶体管70-180的替换实施例。晶体管190类似于晶体管180，但是晶体管190包括延伸穿过沟道层19和缓冲层17以电连接到衬底11的源导体3600。在一些实施例中，在这个配置中衬底11可以是GaN。在晶体管190中，类似于晶体管155和160，源电极36形成在衬底11的背面。对于类似于晶体管155的相同的击穿电压，晶体管190具有更小的间隔。如果必要的话，可以从源导体3600到缓冲层17提供隔离。例如源导体3600可以形成在衬以2DEG区域20以下的绝缘材料的侧壁的沟槽或通孔中。
[0054]附图20示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT200，其是晶体管70-190的替换实施例。晶体管200类似于晶体管190，但晶体管200包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0055]附图21示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT205，其是晶体管70-200的替换实施例。晶体管205包括形成在沟槽150的开口或凹部内并覆盖栅电极27的屏蔽导体层38，且进一步形成有屏蔽导体层38和栅电极27之间的绝缘层31。类似于晶体管170，形成嵌入到沟槽150之内的屏蔽导体层38有助于减小晶体管205的间距。
[0056]附图22示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT225，其是晶体管70-205的替换实施例。晶体管225类似于晶体管205，且还包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽150。
[0057]附图23示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT235，其是晶体管70-225的替换实施例。晶体管235形成为双向晶体管，其可以支持按任一方向流过晶体管235的电流。因为晶体管235是双向晶体管，载流电极是用做漏极还是用做源极取决于施加于晶体管235上的偏置电压。这通过标识为3637和3736的载流电极来说明，。晶体管235形成有位于栅结构(即，极栅电极27和栅介电层26;或栅电极27，没有栅介电层26)的两侧的载流电极3637和3736。载流电极可以被形成为具有对称的击穿电压特性，诸如在栅结构的两侧阻挡相同量的电压。在这个结构中，两个区域中的电势和电场分布可以相似。在其他实施例中，两个区域可以形成为不相似的以承受不同的击穿电压，在这种情况下，栅结构两侧上的栅极-漏极距离会是不同的。在一些实施例中，使用外部M0SFET，屏蔽导体层38在电连接至第一载流电极或第二载流电极(3637或3736，无论哪一个是偏置电压的源)之间切换，其可以取决于电流的方向或电压阻挡的方向。在一些实施例中，屏蔽导体层38可以电连接到外部晶体管以执行切换连接至不同载流电极，诸如切换连接至3637和/或3736。
[0058]附图24示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT245，其是晶体管70-235的替换实施例。除了屏蔽导体层38被分成两个或多个部分382和383使得屏蔽部分382和屏蔽部分383可以分别地被连接之外，晶体管245类似于晶体管235。在一些实施例中，屏蔽部分382和383可以电连接结构的端部或在结构的端部，该结构的端部可以在附图24页面之内/之外。屏蔽电极还可以使用例如外部晶体管在3637和3736 (无论哪一个是源端)之间切换。
[0059]附图25示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT255，其是晶体管70-245的替换实施例。晶体管255配置为垂直双向晶体管。在一些实施例中，屏蔽导体层38可以电连接至外部晶体管，以切换屏蔽导体层38连接到诸如电极3637和/或电极3736的不同载流电极。载流电极3637和3736可以形成在栅结构的两侧，以使得控制电流横向通过2DEG区域22。在晶体管255中，可以使源区和漏区对称。例如，源区和漏区可以被配置为具有相同的掺杂浓度和分布，以使得晶体管255可以在栅结构的两侧阻挡相同量的电压。在这个结构中，在源区和漏区两者中的电势和电场分布可以是相似的。
[0060]附图26示出了半导体器件的实施例的一部分的示例的放大截面图，诸如HEMT265，其是晶体管70-255的替换实施例。晶体管265可以类似于晶体管255，并包括类似于晶体管100的缓冲层17，其中在沟道层19和阻挡层21形成之前在缓冲层17内形成沟槽 150。
[0061]附图27示出了例如具有不同配置的屏蔽导电结构3805的HEMT130的放大的部分截面图，其使用另外的导电材料取代源电极36和屏蔽导体层38的部分381之间的至少部分的绝缘层31。相比于附图13的实施例，屏蔽导电结构3805具有块状或厚的形状。这种结构提供了更大的源金属体积，其可以减少电子迁移问题。这种结构也减小了屏蔽电极电阻并减小了源金属电阻。其中，这些特征改善了切换性能。
[0062]附图28示出了例如具有不同配置的屏蔽导电结构3807的HEMT140的放大的部分截面图，其使用另外的导电材料取代源电极3600和屏蔽导体层38的部分381之间的至少部分的绝缘层31。相比于附图14的实施例，屏蔽导电结构3807具有块状或厚的形状。在一些实施例中，屏蔽导电结构3807可以包括接近于HEMT器件140的漏极侧的倾斜或者成角度的边缘3808。在一些实施例中，边缘3808可以基本上平行于侧壁表面153。在其它实施例中，边缘3808可配置成具有比侧壁表面153更陡峭的斜面。在一些实施例中，边缘3808可以被配置为具有阶梯状轮廓，诸如附图29所示的边缘3811。这种结构提供了更大的源金属体积，其可以减少电子迁移问题。这种结构也减小了屏蔽电极电阻并减小了源金属电阻。其中，这些特征改善了切换性能。
[0063]附图29示出了例如具有不同配置的屏蔽导体层3810的HEMT120的放大的部分截面图，屏蔽导体结构3810包括邻近漏电极37的具有阶梯轮廓的边缘3811。在一个实施例中，阶梯轮廓在邻近栅电极处较窄，随垂直离开栅电极而逐渐变宽。阶梯轮廓提供可配置的电场控制。在其他实施例中，如附图28中所示，边缘3811可以具有类似于边缘3808的成角度的轮廓。在一些实施例中，成角度的轮廓可以是基本上平行于侧壁表面153。在其他实施例中，成角度的轮廓可以具有比侧壁表面153更陡峭的斜面。在更进一步的实施例中，边沿3811的阶梯状构造可以是相反的，其中邻近栅电极更宽而向内步进垂直移动远离栅电极，使得更窄的部分邻近沟槽150的顶部。
[0064]替换屏蔽导体结构3805、3807和3810可具有任何合适的有助于减小电场效应的形状。同样，可理解的是，屏蔽导体结构3805、3807和3810可以被包括在此处所描述的其他实施例和其他实施例中。
[0065]在一些实施例中，此处描述的侧壁可以是任何极化/半极化表面。在这样的实施例中，沟槽的倾斜侧壁可以被用于形成极化/半极化表面。此处所描述的半导体器件可以是耗尽型(D-模式)、增强型(E-模式)、或这些器件的组合，其可以通过层叠和选择性蚀亥IJ、或在顶层中的P型掺杂来产生，或通过增加如氧化铪、氧化铝和其他材料介电层结合选择性蚀刻工艺来产生。可理解的是，载流电极可以通过到阻挡层和/或沟道层的接触件与邻近2DEG区域形成欧姆接触。
[0066]本领域技术人员将理解的是，在一个实施例中，半导体结构包括第一材料类型的衬底(例如兀件11)，该衬底具有第一表面和第二表面。在衬底的第一表面上的III族-氮化物材料的并包括第一鳍形结构(例如元件15)的第一半导体区域(例如元件17、19)，第一鳍形结构包括基本水平的第一顶表面(例如，元件15)、邻近第一顶表面的凹面部(例如兀件152)、和在凹面部和第一顶表面之间延伸的第一侧壁表面(例如兀件153，154),第一侧壁表面是倾斜的，以致于第一鳍形结构的基础部分(例如元件159)宽于第一顶表面。III族-氮化物材料的第二半导体区域(例如元件19，21)在第一半导体区域上。栅导体(例如元件27，970，1127)覆盖在凹面部的至少一部分上。第一载流电极(例如元件36，37，3600，3637,3736)至少沿着第一顶表面电耦合于第二半导体区域。屏蔽导体(例如元件38，381)在栅导体之上方并与其绝缘。
[0067]本领域技术人员还将理解，根据另一个实施例，该结构可以进一步包括至少沿着第一顶表面电稱合于第二半导体区域并与第一载流电极分开的第二载流电极(例如兀件36，37，3600，3637，3736)，其中栅导体在第一载流电极和第二载流电极之间进一步覆盖第一顶表面；且屏蔽导体在栅导体和第一载流电极之间横向延伸，并进一步横向延伸接近第二载流电极。
[0068]本领域技术人员还将理解，根据另一个实施例，第一半导体区域可以进一步包括第二鳍形机构，该第二鳍形结构具有基本水平的第二顶表面和在第二顶表面和凹面部之间延伸的第二侧壁表面；以及沿着至少第二顶表面电耦合于第二半导体区域的第二载流电极。
[0069]本领域技术人员也将理解，根据另一个实施例，该结构可以进一步包括在衬底的第二表面上的第二载流电极。
[0070]本领域技术人员也将理解，根据另一个实施例，第一侧壁表面可以是半极化的(例如元件220)。
[0071]本领域技术人员也将理解，根据另一个实施例，第一侧壁表面可以是{01了2}族R面表面(例如元件63)且第一顶表面可以是沿着〈0001〉晶面(例如元件64)。
[0072]本领域技术人员也将理解，根据另一个实施例，栅导体可以覆盖第一鳍形结构的部分且第一载流电极可以覆盖凹面部的部分。
[0073]本领域技术人员也将理解，根据另一个实施例，该结构进一步包括在第一半导体区域和第二半导体区域之间的III族-氮化物材料类型的第三半导体区域，其中第一半导体区域可以包括缓冲区，第三半导体区域可以包括GaN沟道区，并且第二半导体区域可以包括AlGaN阻挡区，并且其中第一载流电极可以接触AlGaN阻挡区，并且其中衬底可以包括半导体材料。
[0074]本领域技术人员也将理解，根据另一个实施例，第一半导体区域可以包括GaN沟道区而且第二半导体区域可以包括AlGaN阻挡区。
[0075]本领域技术人员也将理解，根据另一个实施例，栅导体可以覆盖部分第一侧壁表面和部分第一顶表面；以及第一载流电极可以覆盖第一侧壁表面的另一部分和凹面部的另一部分。
[0076]本领域技术人员也将理解，根据另一个实施例，第一载流电极和屏蔽导体可以电奉禹合在一起。
[0077]本领域技术人员将理解，在一个实施例中，半导体器件结构包括:第一材料类型的衬底(如兀件11)，该衬底具有第一主表面和第二主表面；在衬底的第一主表面上的第二材料类型的第一半导体区域(例如元件17，19);延伸进入第一半导体区域的第一沟槽(例如元件150)，该第一沟槽具有侧壁(例如元件153，154)和底面(例如元件152);在第一半导体区域之上并在第一沟槽内的第三材料类型的第二半导体区域(例如元件19，21)，其中第二半导体区域被配置为形成2DEG区域，其在邻近第一沟槽的侧壁处是半极化的(如元件220)且在邻近第一沟槽的底面处是极化的(如元件22);在第一沟槽内且被配置为控制2DEG区域的至少水平部分的控制电极(例如元件27，970，1127);在沟槽内以及在控制电极之上并通过绝缘层(例如元件31)与控制电极分开的屏蔽导体层(例如元件38，381);以及电耦合于2DEG区域的第一载流电极(例如元件36，37，3600，3637，3736)。
[0078]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以沿着〈0001〉晶面(例如元件64)。
[0079]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以在第一沟槽内。
[0080]本领域技术人员也将理解，根据另一个实施例，第一载流电极(例如元件3600)可以进一步延伸穿过第一半导体区域并到达衬底。
[0081]本领域技术人员也将理解，根据另一个实施例，第一载流电极可以连接到第一沟槽外的屏蔽导体层；以及该结构可以进一步包括电耦合于沟槽外的第一半导体区域和第二半导体区域的第二载流电极。
[0082]本领域技术人员也将理解，根据另一个实施例，该结构可以包括在第一半导体区域和第二半导体区域之间的第四材料类型的第三半导体区域；第二材料类型可以包括AlGaN ;第三材料类型可以包括AlGaN ;第四材料类型可以包括GaN ;以及第二半导体区域可以与第三半导体区域形成2DEG区域。
[0083]本领域技术人员也将理解，根据另一个实施例，控制电极可以包括配置为场板的阶梯型结构(例如元件970)。
[0084]本领域技术人员也将理解，根据另一个实施例，屏蔽导体层可以包括阶梯型结构(例如元件3811)、倾斜型结构(例如元件3808)、块状结构(例如元件3805，3807)或这些结构两个或多个的组合。
[0085]本领域技术人员也将理解，在另一个实施例中，形成半导体器件的方法可包括，提供第一材料类型的衬底(例如兀件11)，该衬底具有:第一主表面和第二主表面，在衬底的第一主表面上的第二种材料的第一半导体区域(例如元件17，19)，延伸进入第一半导体区域的第一沟槽(例如元件150)，该第一沟槽具有侧壁(例如元件153，154)和底面(例如元件152)，在第一半导体区域之上并且在第一沟槽内的第三材料类型的第二半导体区域(例如元件19，21)，其中第二半导体区域被配置为形成2DEG区域，其在邻近第一沟槽的侧壁处是半极化的(例如元件220)并且在邻近第一沟槽的底面处是极化的(例如元件22);在第一沟槽内形成控制电极(例如元件27，970，1127)，并配置为控制2DEG区域的至少横向部分；在沟槽内并在控制电极之上形成屏蔽导体层(例如元件38，381)，并通过绝缘层(例如元件31)将其与控制电极分开；以及形成电耦合于2DEG区域的第一载流电极(例如元件36，37，3600，3637，3736)。
[0086]本领域技术人员还将理解，根据其他实施例，该方法可以包括所提供衬底，其侧壁(例如元件153，154)沿着第二半导体区域的{01 了2}.族R面表面。
[0087]本领域技术人员还将理解，根据其他实施例，屏蔽导体层(例如元件38，381，3805，3807，3810)可以被配置为具有倾斜型轮廓(例如元件3808)、阶梯型轮廓(例如元件3811)或类似块状形状(例如元件3805,3807)。
[0088]鉴于上面的内容，很明显披露了一种新颖的结构和方法。包括在一个实施例中，除了其它特征，是包括鳍形结构的异质结构。在一个实施例中，该鳍形结构包括配置为提供极化的2DEG区域的凹面区域和配置为提供半极化的2DEG区域的侧壁表面。在一些实施例中，提供栅结构来控制极化的2DEG区域中的电流。在其他实施例中，提供栅结构来控制半极化的2DEG区域中的电流。在一些实施例中，提供栅结构来控制极化和半极化的2DEG区域两者中的电流。在一些实施例中，载流电极电耦合于在鳍形结构的顶表面上的2DEG区域。在其他实施例中，载流电极电耦合于邻近凹面区域的2DEG区域。在一些实施例中，载流电极延伸穿过该结构并在基础衬底的背面上进行接触。在其他实施例中，提供双向转换器。此夕卜，实施例提供更低的接通电阻、更少的制造费用、减小的源电感和/或用于与其他器件的集成的改善的结构。
[0089]虽然上面用具体的优选的实施例和示例性实施例描述说明书的主题，但是先前的附图和其说明书仅描述了该主题典型的以及示例性的实施方式，而并不因此认为是对其范围的限定，很明显的，许多替代方案和变体对本领域技术人员是显而易见的。为了解释的清楚，解释了优选的实施例，但是其他实施例也是可以的。
[0090]如此后的权利要求所反映的，发明的创造性方面所在可以少于先前公开的单个实施例的所有特征。因此，此后描述的权利要求因此清楚地并入【具体实施方式】中，其中每个权利要求独立地作为发明的单独的实施例。而且，尽管此处描述的一些实施例包括一些其他实施例所不包括的特征，不同实施例的特征的组合旨在本发明的范围之内，并形成不同的实施例，如会被本领域技术人员所理解的。
【权利要求】
1.一种半导体器件结构，包括: 第一材料类型的衬底，该衬底具有第一主表面和第二主表面； 在所述衬底的所述第一主表面上的第二材料类型的第一半导体区域； 延伸进入所述第一半导体区域的第一沟槽，所述第一沟槽具有侧壁和底面； 在所述第一半导体区域之上并且在所述第一沟槽内的第三材料类型的第二半导体区域，其中所述第二半导体区域配置为形成二维电子气2DEG区域，所述2DEG区域在邻近第一沟槽的侧壁处是半极化的且在邻近第一沟槽的底面处是极化的； 在所述第一沟槽内并配置为控制所述2DEG区域的至少水平部分的控制电极； 在所述第一沟槽内以及在所述控制电极上方并通过绝缘层与所述控制电极隔开的屏蔽导体层；以及 电率禹合于2DEG区域的第一载流电极。
2.如权利要求1所述的半导体器件结构，其中所述第一载流电极沿着〈0001〉晶面。
3.如权利要求2所述的半导体器件结构，其中所述第一载流电极在所述第一沟槽内。
4.如权利要求3所述的半导体器件结构，其中所述第一载流电极进一步延伸穿过所述第一半导体区域并到达所 述衬底。
5.如权利要求1所述的半导体器件结构，其中: 所述第一载流电极连接到所述第一沟槽外面的所述屏蔽导体层； 所述屏蔽导体层包括在所述第一沟槽内的部分，所述部分通过绝缘层与所述第一沟槽的所述侧壁分开，所述绝缘层的厚度在从所述第一沟槽的底面到所述第一沟槽的顶部的方向上增加；并且 所述结构进一步包括电耦合于所述第一沟槽外的所述第一半导体区域和所述第二半导体区域的第二载流电极。
6.如权利要求1所述的半导体器件结构，进一步包括在所述第一半导体区域和所述第二半导体区域之间的第四材料类型的第三半导体区域，其中: 所述第二材料类型包括AlGaN ； 所述第三材料类型包括AlGaN ； 所述第四材料类型包括GaN ;并且 其中所述第二半导体区域与所述第三半导体区域形成所述2DEG区域。
7.如权利要求1所述的半导体器件结构，其中所述控制电极包括配置为场板的阶梯型结构。
8.如权利要求1所述的半导体器件结构，其中所述屏蔽导体层包括一个或多个阶梯型结构、倾斜型结构和块状结构。
9.一种形成半导体器件的方法，包括: 提供第一材料类型的衬底，所述衬底具有:第一主表面和第二主表面；在所述衬底的第一主表面上的第二材料类型的第一半导体区域；延伸进入所述第一半导体区域的第一沟槽；所述第一沟槽具有侧壁和底面；以及在所述第一半导体区域之上并且在所述第一沟槽内的第三材料类型的第二半导体区域，其中所述第二半导体区域配置为形成二维电子气2DEG区域，所述2DEG区域在邻近第一沟槽的侧壁处是半极化的且在邻近第一沟槽的底面处是极化的；在所述第一沟槽内形成被配置为控制所述2DEG区域的至少横向部分的控制电极；在所述第一沟槽内以及在所述控制电极上方形成屏蔽导体层，所述屏蔽导体层通过绝缘层与所述控制电极分开；以及 形成电稱合于2DEG区域的第一载流电极。
10.如权利要求9所述的方法，其中提供衬底的步骤包括:沿着所述第二半导体区域的{0112}? R面表 面提供所述侧壁。
【文档编号】H01L29/06GK104051520SQ201410172703
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】B·帕德玛纳伯翰, P·温卡特拉曼, 小J·M·帕西, A·萨利赫 申请人:半导体元件工业有限责任公司
相关技术
网友询问留言
已有0条留言
- 还没有人留言评论。精彩留言会获得点赞！
1