半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明提供了一种半导体器件和制造该半导体器件的方法。该半导体器件包括：设置为分离于漏极区的源极区、包围源极区的第一本体区、设置在漏极区之下的深阱区、以及设置在第一本体区之下的第二本体区。第二本体区的底表面与深阱区的底表面不共面，并且第一本体区具有不同于第二本体区的导电类型。
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月9日在韩国知识产权局提交的韩国专利申请第10-2013-0095040号的权益，其全部公开内容通过弓I用并入本文中用于所有目的。

【技术领域】
[0003]下面的描述涉及半导体器件，并且涉及在其中没有形成单独的外延层或埋层的情况下具有提高的击穿电压的高压横向MOSFET半导体器件和制造这样的高压横向MOSFET器件的方法。

【背景技术】
[0004]在传统的N型横向双扩散金属氧化物半导体晶体管(LDMOS)中，包含源极区的本体区与地面电源连接。N型LDMOS从N+源极区到本体区的击穿电压在其范围内受到限制。例如，击穿电压被限制在20V或更小。
[0005]已经提出了多种用于提高LDMOS器件的低击穿电压的方法。例如，已经提出了一种形成扩展的深阱以包围本体区的方法和一种形成N-扩散区以包围N+源极区的方法。通过应用上述方法可以在一定程度上提高击穿电压。然而，获得的击穿电压的范围没有达到约100V或更大。此外，由于需要额外的制造步骤，所以用于制造MOSFET器件的成本随着这些方法而增加。
[0006]此外，已经提出了一种通过在衬底上形成厚的外延层并且在衬底与深阱区之间形成埋层来使本体区完全隔离于衬底的方法。不幸的是，形成埋层和厚的外延层的技术配置是不希望的，原因是需要高的单价。此外，有许多应用不需要本体区完全隔离于衬底的技术配置。
[0007]专利文献1:韩国公开特许公报第10-1998-074299号。


【发明内容】

[0008]提供本
【发明内容】
来以简化的形式介绍在下面的【具体实施方式】中进一步描述的一系列概念。本
【发明内容】
既无意于确定所要求保护的主题的关键特征和基本特征，也无意于被用作在确定所要求保护主题的范围时的辅助。
[0009]在一个一般性方面，半导体器件包括:设置为分离于漏极区的源极区、包围源极区的第一本体区、设置在漏极区之下的深阱区、以及设置在第一本体区之下的第二本体区，其中第二本体区的底表面与深阱区的底表面不共面，并且第一本体区具有不同于第二本体区的导电类型。
[0010]源极区和漏极区可以设置在衬底中。
[0011]第二本体区的深度可以比深阱区浅。
[0012]深阱区的杂质浓度可以不同于第二本体区的杂质浓度。
[0013]第二本体区的杂质浓度可以低于深阱区的杂质浓度。
[0014]在第二本体区的底表面处可以设置有至少一个下降区(或凹入区，dip)。
[0015]在另一个一般性方面，半导体器件包括:设置在衬底中并且包围源极区的本体区，以及设置在衬底中并且包围本体区和漏极区的深阱区，其中深阱区的在本体区之下的部分的深度不同于深阱区的在漏极区之下的部分的深度，并且本体区具有不同于深阱区的导电类型。
[0016]深阱区的在本体区之下的部分的深度可以比深阱区的在漏极区之下的部分的深度浅。
[0017]深阱区的在本体区之下的部分和深阱区的在漏极区之下的部分可以具有彼此不问的杂质浓度。
[0018]深阱区的在本体区之下的部分的杂质浓度可以低于深阱区的在漏极区之下的部分的杂质浓度。
[0019]本体区与深阱区的在本体区之下的部分可以形成PN结区。
[0020]本体区的导电类型可以不同于深阱区的导电类型。
[0021]在另一个一般性方面，半导体器件可以包括:具有第一导电类型的衬底；设置在衬底上的源极区和漏极区；包围源极区的具有第一导电类型的第一本体区；具有第二导电类型并且设置在漏极区之下的深阱；以及具有第二导电类型并且设置在第一本体区之下的第二本体区，其中第二本体区的深度不同于深阱的深度。
[0022]第二本体区的深度可以比深阱的深度浅。
[0023]深阱和第二本体区可以具有彼此不同的杂质浓度。
[0024]第二本体区的杂质浓度可以低于深阱的杂质浓度。
[0025]半导体器件的一般性方面还可以包括设置在深阱中的具有第一导电类型的埋层。
[0026]半导体器件的一般性方面还可以包括设置在第一本体区之下的具有第一导电类型的埋层
[0027]埋层的杂质浓度可以高于第一本体区的杂质浓度。
[0028]在另一个一般性方面，提供了一种形成半导体器件的方法，所述半导体器件包括第一导电类型的漏极区和源极区，源极区设置在本体区中，漏极区设置在深阱区中，该方法包括:使用具有多个开口的掩模在衬底中形成第一导电类型的深阱区，以及在深阱区中形成第二导电类型的本体区，其中深阱区的在本体区之下的部分的深度比深阱区的在漏极区之下的部分的深度浅。
[0029]在深阱区的底表面处可以设置至少一个下降区。
[0030]根据下面的具体实施方案、附图和权利要求，其他的特征和方面将是明显的。

【专利附图】

【附图说明】
[0031]图1为示出半导体器件的实施例的图。
[0032]图2为示出半导体器件的另一实施例的图。
[0033]图3为示出半导体器件的另一实施例的图。
[0034]图4为示出半导体器件的另一实施例的图。
[0035]图5为示出半导体器件的另一实施例的图。
[0036]图6为示出半导体器件的另一实施例的图。
[0037]图7为示出半导体器件的另一实施例的图。
[0038]图8A、图8B和图8C为示出用于形成根据图5和图7的半导体器件的多种模拟结果的图。
[0039]在整个附图和【具体实施方式】中，除非另有说明或规定，将认为相同的附图标记指代相同的元件、特征和结构。附图可以不按比例绘制，为了清楚、说明和方便起见，附图中元件的相对大小、比例和描绘可以被放大。

【具体实施方式】
[0040]提供下面的【具体实施方式】以帮助读者全面地理解本文中描述的方法、装置和/或系统。然而，本文中描述的系统、装置和/或方法的多种变化方案、修改方案和等同方案，对于本领域普通技术人员而言将是明显的。所描述的处理步骤和/或操作的进行是实例；然而，处理步骤和/或操作的顺序不限于本文中所述，并且除了必须按照一定的顺序发生的步骤和/或操作之外，处理步骤和/或操作的顺序可以根据本领域所已知的进行变化。同样，为了增加清楚和简洁，可以省略本领域的普通技术人员所公知的功能和结构的描述。
[0041]本文中描述的特征可以以不同的形式实现，并且不应将其理解为仅限于本文中所描述的实施例。相反，提供本文中描述的实施例使得本公开内容更加全面和完整，并且将本公开的全部范围传达给本领域的普通技术人员。
[0042]此外，应该理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不受这些术语限制。这些术语仅用于使一个元件区分于另一元件。
[0043]此外，本文中所使用的术语仅是为了描述具体实施方案的目的并且无意于限制本发明。除非上下文中清楚地另外指出，否则本文中使用的单数形式旨在也包括复数形式。应该理解，在本说明书中使用的术语“包括”或“包含”是为了列举所陈述的特征、整体、步骤、操作、元件、部件或其组合的存在，但是不排除包含一个或更多个附加的特征、整体、步骤、操作、元件、部件或其组合。
[0044]此外，在本文中可以使用空间相关术语，例如“下”、“之下”、“下部” “上”和“上部”来简易地描述如图中所示的一个器件或另一元件与另一器件或元件之间的相对关系。应该理解空间相关术语旨在除了图中描述的取向之外，还包含在使用或操作时的器件的不同取向。例如，如果图中的器件被颠倒，则描述为在另一器件的“下”或“之下”的器件将被调整为在另一器件的“上”或“上部”。因此，示例性的术语可以包括上和下的两个方向。除此之夕卜，可以对器件进行取向，因此，本文中所用的空间相关术语可以根据该取向进行解释。
[0045]此外，术语“第一导电类型”和“第二导电类型”代表相反的导电类型例如P型或N型，并且本文中描述的实施方案包括互补的实施方案。根据一个实施方案，将在下面描述第一导电类型是P型，第二导电类型是N型的情况。
[0046]在下文中，将参考附图详细描述各种实施例。根据一个实施例，描述了一种在不形成厚外延层和埋层的情况下能够提高源极区与衬底之间的击穿电压的半导体器件。根据另一实施方案，描述了在不进行附加的步骤的情况下(否则导致更高的制造成本)能够制造的半导体器件。然而，本实施方案不限于此。
[0047]图1为示出半导体器件的第一实施例的图。在图1中示出的半导体器件的实施例为“三重RESURF”型半导体器件。术语“RESURF”代表“降低表面电场”，并且该术语涉及在薄外延层上制造具有低导通电阻的高压器件的方法。然而，本申请的半导体器件不限于三重RESURF器件，并且该概念也适用于其他类型的横向MOSFET，例如，没有RESURF的标准M0SFET、单RESURF和双重RESURF、以及超出三重RESURF的结构。
[0048]如图1所示出的，根据第一实施例的半导体器件形成在P型衬底10上。该半导体器件还包括:包含N+漏极25的N型深阱20 ;部分接触N型深阱20的一个侧表面并且形成在比N型深阱20较浅深度处的N型本体区30 ；以及形成在N型本体区30内并且包括源极区45的P型本体区40。
[0049]参考图1，N型本体区30与P型衬底10接触。因此，P型本体区40和源极区45形成为隔离于P型衬底10。通过隔离于P型衬底10，源极区45和P型衬底10能够保持在相互不同的电位处。此外，由于N型本体区30和P型本体区40彼此接触，所以可以形成PN结区。
[0050]N型深阱20形成在P型衬底10上。N+漏极区25形成在N型深阱20内，并且N型低电阻漂移漏极延伸区23可以单独地形成在N+漏极区附近。N型深阱20和N型漂移漏极延伸区23可以具有彼此不同的杂质浓度。例如，N型深阱20的杂质浓度可以形成为低于N型漂移漏极延伸区23的杂质浓度。以该方式，通过形成具有较低杂质浓度的N型深阱20，可以提高半导体器件的击穿电压。
[0051]N+漏极25的杂质浓度可以大于N型漂移漏极延伸区23的杂质浓度。
[0052]P型埋层51可以形成在N型深阱20内。也就是说，如图1所示出的，当通过在N型深阱20内设置P型埋层51形成三重RESURF结构时，因为在P型埋层51之上和之下形成了多个电流沟道，所以可以减少半导体器件的导通电阻。图1示出了在N型深阱20内形成P型埋层51的结构。此外，为了保留较大的电流量，可提供不止一个的P型埋层51，而且多个P型埋层形成为以一定间距垂直分开。
[0053]尽管图1示出了 P型埋层51形成为与衬底的上表面隔开一定距离的实施例，但是半导体器件并不限于此。此外，根据半导体器件的特征，P型埋层51可以形成为与LOCOS区60垂直隔开，或者形成为接触LOCOS区60。这可形成双重RESURF器件。
[0054]N型本体区30和N型深阱20可以由相同的扩散一起形成，或者由不同的制造步骤形成。图1示出了 N型本体区30和N型深阱20由不同的制造步骤形成的实施例。例如，通过使用本体掩模(未示出)，N型本体区30形成在P型本体区40之下。通过使用深阱掩模，N型深阱20形成在漏极区之下。N型本体区30形成在P型衬底10上以部分接触N型深阱20的一个侧表面，并且以不同于N型深阱20的深度形成。例如，通过利用用于N型本体区30的注入能量比用于N型深阱20的注入能量更低来使得N型本体区30可以形成在比N型深阱20的深度更浅的深度处。
[0055]参考图1，N型本体区30的底表面与N型深阱20的底表面不共面。也就是说，N型本体区的底表面不平行于N型深阱的底表面，并且不在同一平面内。换句话说，结区是通过N型本体区30和P型本体区40形成的，并且形成结区以便不与N型深阱20共面。
[0056]尽管图1示出了 N型本体区30形成在均匀深度的半导体器件的实施例，但是仅提供该图作为一个实施例。在其他实施例中，N型本体区30可以形成在不均匀的深度处，例如在图3中所示出。
[0057]在根据本公开内容的实施例中，边界下降区A形成在N型本体区30与N型深阱20之间的接触区内。例如，因为N型本体区30的一个侧表面部分地接触N型深阱20，所以边界下降区A可以形成在N型本体区30与N型深阱20之间的区域内。
[0058]因此，N型沟道JFET构造形成在存储区之下(在本体区与漂移区之间)，并且可以使漏极与源极之间的最大电压BVdss保持在高水平下。
[0059]在根据本公开内容的一个实施例中，N型深阱20和N型本体区30可以具有彼此不同的杂质浓度。例如，N型本体区30的杂质浓度可以低于N型深阱20的杂质浓度。在这样的半导体器件中，与P型本体区40形成在N型深阱20的延伸中的器件中的电流流动相比，可以形成在P型本体区40之下的N型本体区30内的电流流动的较高阻抗的路径。
[0060]代替前述的实施例，当使用用于形成N型本体区30的独立掩模时，可以使得N型本体区30的杂质浓度高于N型深阱20的杂质浓度。在这样的实施例中，可以在P型本体区40之下形成较低阻抗的路径。P型本体区40形成在N型本体区30内。例如，P型本体区40可以形成在比N型本体区30更浅的深度处。
[0061]此外，P型本体区40可以包括N+源极45和P+提取区(pick-up reg1n)47。源极区45和P+提取区47的杂质浓度可以大于P型本体区40和N型本体区30的杂质浓度。
[0062]如上所描述的，在半导体器件的实施例中，因为N型本体区30形成在P型衬底10与P型本体区40之间，所以向P型本体区40施加的电位可以不同于向P型衬底10施加的电位。因此，N+源极45和P+提取区47可以保持在相同的电位，使得体效应可以最小化或消除。也就是说，P型本体区40的电位可以高于P型衬底10的电位而不影响关键电学参数例如阈值电压。
[0063]这样的半导体器件能够通过进一步包括LOCOS氧化膜60、栅电极70和自对准多晶硅区来作为N型LDMOS操作。本领域的技术人员应该理解，作为N型LDMOS操作所需的处理和器件构造以修改形式实现，而不脱离半导体器件的基本特征。
[0064]图2为示出根据本公开内容的半导体器件的另一实施例的图。
[0065]参考图2，半导体器件还可以包括形成为与根据图1中示出的第一实施例的半导体器件中的N型本体区30或P型本体区40的一部分交叠的P型埋层52。然而，P型埋层52不一定高于P型本体区40。根据实施例，P型埋层52可以高于P型本体区40，但也可以与P型本体区40相同、或者低于P型本体区40。可以将P型埋层52附加到P型本体区40以帮助减少整个的体电阻并且提高器件的坚固性。
[0066]在图2所示的半导体器件中，P型埋层52和P型埋层51以相同深度形成在N型深阱20中。然而，在其他的实施例中，P型埋层51和52可以分别形成在不同的高度处。此夕卜，与形成在N型深阱20内的P型埋层51相比，P型埋层52可以形成为更靠近半导体器件的表面。也就是说，P型埋层52可以在比P型埋层51更高的位置处形成。在替代方案中，P型埋层52可以形成为远离半导体器件的表面、或者在比P型埋层51更低的位置处形成。换句话说，区域51和52可以由相同的扩散步骤一起形成，或者由两个或更多不同制造步骤形成。
[0067]图3为示出根据本公开内容的半导体器件的另一实施例的图。
[0068]如图3所示，半导体器件的N型本体区30的形状可以不同于根据图1所示的第一实施例的半导体器件内的N型本体区30的形状。也就是说，在根据图3的半导体器件内的N型本体区30中，在N型本体区30的底部表面处形成至少一个下降区B。如图3所示，下降区B是指沿着N型本体区30的底部的不均匀掺杂区域。该下降区使得沿一个平面的掺杂分布是不均匀的。
[0069]例如，图1示出的半导体器件的N型本体区30以单阱的形式形成，并且因此其底表面具有U形。然而，由于在图3中以一定间距形成多个阱，所以图3的N型本体区30可以具有其中在其底表面处形成有一个下降区B的W形；或者可以具有其中在其底表面处形成有多个下降区B的波浪形。因此，可以提高反向偏置状态下的N型漏极区25与源极区45之间的半导体器件的击穿电压。也就是说，因为由于形成有下降区的部分而导致P型本体区40与P型衬底10之间的距离短于在其他位置中P型本体区40与P型衬底10之间的距离，所以耗尽区容易被保留。
[0070]图4为示出根据本公开内容的半导体器件的另一实施例的图。参考图4，在根据图4的半导体器件中，P型埋层还可以形成为与根据图3的半导体器件中的P型本体区40或N型本体区30交叠。
[0071]在下文中，根据本公开内容的半导体器件的其他可适用的实施例将参考图5至图7具体描述。
[0072]图5示出了根据本公开内容的半导体器件的另一实施例的图。
[0073]如图5所示，N型深阱20和N型本体区30可以一体地形成。为了进一步解释上述构造，图5示出了用于形成上述构造的深阱掩模100。在该实施例中，没有仅用于形成N型本体区30的本体掩模。
[0074]例如，通过使用深阱掩模100，用于形成深阱的间隔C和用于形成N型本体的间隔D是开放的。通过使用具有上述构造的深阱掩模100，同时注入N型杂质，例如磷(P)、砷(As)或锑(Sb)，使得N型深阱20和N型本体区30可以同时形成。因此，N型深阱20存在于漏极区之下并且也存在于P型本体区40之下。为了方便起见，存在于P型本体区40之下的深阱区被称为N型本体区30。
[0075]通过在N型深阱区20与N型本体区30之间的边界处存在的掩模图案来限制离子注入，并且因此在N型深阱20与N型本体区30之间的边界处可以形成边界下降区A。在离子注入之后的工艺中，由于两个区域通过用于扩散的热处理彼此相接，靠近边界下降区A的区域可以具有比N型深阱区20和N型本体区30的浓度相对低的浓度。
[0076]此外，如图5所示，为了确保更加紧凑的器件面积，限定用于形成N型深阱区20的间隔C具有短于用于形成N型本体区30的间隔D的距离。因此，这些区域形成在彼此不同的深度处。尽管以相同的能量注入离子，但是离子注入受到各个间隔距离的影响。具有较窄宽度的间隔的离子注入区的深度比具有相对较宽宽度的间隔的离子注入区的深度更浅。也就是说，当形成为与在漏极之下的深阱区的深度不同时，从位于P型本体区40或N型本体区30之下的深阱区到衬底表面的深度可以更浅。同样地，具有较窄宽度的间隔的离子注入区的浓度低于具有相对较宽宽度的间隔的离子注入区的浓度。尽管以相同的剂量注入离子，因为离子被注入到小的间隔内，所以注入的剂量分布比大间隔的分布相对小。由于较小的分布，扩散量也小，因而这样小间隔具有较低的掺杂剂浓度。因此，N型本体区30的杂质浓度可以低于N型深阱20的杂质浓度。
[0077]当在N型深阱区20与N型本体区30之间的边界处不存在掩模图案时(图8A中的分割片(split)-l)，N型深阱区20与N型本体区30具有相同的深度。与参考图5中描述的实施例相比，在这个实施例中，由于在P型本体区40之下的N型本体区30在P型衬底10的方向上形成得非常深，所以P型本体区40与P型衬底10之间的距离相当大，因此在反向偏置状态下，不能确保在从P型本体区40到N型本体区30的方向上足够的耗尽区。由于这个原因，可能在低电压下发生击穿。
[0078]上面已经描述了其他的技术配置，因此将不再提供其描述。
[0079]图6为示出半导体器件的另一实施例的图。
[0080]如图6所示出的，半导体器件还可以包括P型埋层52，所述P型埋层52形成为与根据图5的半导体器件中的N型本体区30或P型本体区40的一部分交叠。
[0081]尽管在图6中已经示出了在N型深阱20内形成的P型埋层52和P型埋层51形成在相同的深度，但是P型埋层51和52可以分别形成在不同的高度处。如图6所示，P型埋层52可以形成为更靠近半导体器件的表面，或者形成在比形成在N型深阱20内的P型埋层51更高的位置处。在替代方案中，P型埋层52可以形成为远离半导体的表面、或者形成在比P型埋层51更低的位置处。
[0082]上面已经描述了其他的技术配置，因此将不再提供其描述。
[0083]图7为示出半导体器件的另一实施例的图。
[0084]参考图7，深阱掩模100的掩模图案D可以具有使用狭缝110的多个小开口来代替单个开口。
[0085]此时，当使用具有上述构造的深阱掩模100进行离子注入时，由于如图7所示以一定间距形成有多个阱，所以N型本体区30可以具有其中在其底表面处形成有一个下降区B的W形，或者可以具有其中在其底表面处形成有多个下降区B的波浪形。当使用许多狭缝110时，由于离子注入的间隔变窄，所以N型本体区30以低于没有使用狭缝情况下的杂质浓度形成。因此，N型本体区30的杂质浓度可以低于N型深阱20的杂质浓度。由这种形状获得的效果将在图8A中进行描述。
[0086]上面已经描述了其他的技术配置，因此将不再提供其描述。
[0087]图8A、图8B和图8C为示出用于形成根据本公开内容中的图5和图7的半导体器件的各种二维的模拟结果的图。
[0088]首先，分割片-1示出了在N型深阱20与N型本体区30之间的边界处没有形成掩模图案的情况(左侧第一个图)。因此，N型深阱20和N型本体区30具有相同的深度。也就是说，N型深阱和N型本体区彼此共面。因此，在分割片-1中，参考用于电场的模拟结果(中间的第一个图)，P型本体区和LOCOS区之下的区域代表非常高的电场。由于这个原因，如从图8B中Vd-1d的曲线图(右上角的图)和图8C中的表格(右下角的图)中看出的，击穿发生在非常低的电压79V处。
[0089]分割片-2示出了在N型深阱20与N型本体区30之间的边界处形成掩模图案的情况(左侧第二个图)。也就是说，示出了类似于图5中示出的实施例的情况。参考对于这种情况的模拟结果(中间第二个图)，可以看出LOCOS区之下的区域代表比分割片-1中更均匀的电场，但是靠近P型本体区40的电场值仍然比其他区域的暗。因此，如从Vd-1d的曲线图(右上角的图)和表格(右下角的图)中看出的，击穿仍然发生在低于目标值的低电压439V处。
[0090]分割片-3至分割片-6示出了掩模图案存在于N型深阱20与N型本体区30之间的边界处并且在N型本体区30之上使用狭缝的情况。在分割片-3中，狭缝非常窄并且使用了若干狭缝。与此相反，在分割片-4或分割片-5中，狭缝的数量减少并且狭缝之间的距离增加。在分割片-6中，将存在于边界处的掩模图案进行调整。在此，如图7中示出的实施例中示出的，在分割片-3至分割片-6中，N型本体区30提供有按照一定间距的多个阱，并且具有其中在其底部表面处形成有一个下降区的W形或者具有其中在其底部表面上形成有多个下降区B的波浪形。
[0091]根据图8A、图SB和图SC中分割片_3至分割片_6的模拟结果，可以看出半导体器件中电场值的分布是稳定的。Wvd-1d曲线图和表格中可以看出，与分割片-1和分割片-2相比，在分割片-3到分割片-6中，漏极与源极之间的击穿电压BVdss值增加至高达760V至SOOV0这是因为当为了形成N型本体区30而形成多个狭缝时，N型本体区形成在比没有使用狭缝的情况更浅的深度处。此外，当使用多个狭缝时，由于离子注入的间隔变窄，所以N型本体区30以比未使用狭缝的情况更低的杂质浓度形成。由于深度和浓度的减少，容易确保从P型本体区40到N型本体区30的耗尽区以增加BVdss值。
[0092]如前文所述，由于根据多个实施例的半导体器件包括具有第二导电类型的本体区，该本体区形成在不同于包括漏极区的具有第二导电类型的深阱的深度处，并且形成为完全包围包括源极区的具有第一导电类型的本体区。可以在不单独形成厚外延层和埋层的情况下提高击穿电压。
[0093]此外，因为形成了具有第二导电类型的本体区，所以可以提高源极区与具有第一导电类型的本体区之间的击穿电压，并且还可以使源极区和具有第一导电类型的本体区隔离于具有第一导电类型的衬底。因此，可以向源极区或具有第一导电类型的本体区施加高于衬底区的电位或电压。
[0094]此外，因为具有第二导电类型的本体区形成在比具有第二导电类型的深阱更浅的深度处，所以与在相同的深度下形成的结构相比，具有第二导电类型的本体区可以提供更闻阻抗的路径。
[0095]另外，利用该结构，可以提高本体区的电位使其高于衬底的电位，而不影响漏极与源极之间的最大电压BVdss。
[0096]另外，可以通过连接本体区和源极区来去除本体效应。
[0097]虽然本公开内容包括具体的实施例，但是对本领域的技术人员明显的是在不偏离本权利要求和其等同物的精神和范围的情况下，可以对这些实施例做出各种形式上和细节上的改变。本文中描述的实施例被认为只在描述意义上，并非为了限制的目的。在每一个实施例中的特征和方面的描述被认为适用于其他实施例中的相似特征和方面。在按照不同的顺序执行描述的技术的情况下，和/或在描述的系统、架构、器件或电路中的部件按照不同的方式组合和/或被其他的部件及其等同物替代或补充的情况下，可以获得合适的结果。因此，本公开的范围不受具体的描述限定，而是受权利要求和其等同物限定，并且在本权利要求和其等同物的范围内的所有变化被解释为包含在本公开内容内。
【权利要求】
1.一种半导体器件，包括: 设置为分离于漏极区的源极区； 包围所述源极区的第一本体区； 设置在所述漏极区下的深阱区；以及 设置在所述第一本体区下的第二本体区， 其中所述第二本体区的底表面与所述深阱区的底表面不共面；并且 所述第一本体区具有不同于所述第二本体区的导电类型。
2.根据权利要求1所述的半导体器件，其中所述源极区和所述漏极区设置在衬底中。
3.根据权利要求1所述的半导体器件，其中所述第二本体区的深度比所述深阱区浅。
4.根据权利要求1所述的半导体器件，其中所述深阱区的杂质浓度不同于所述第二本体区的杂质浓度。
5.根据权利要求1所述的半导体器件，其中所述第二本体区的杂质浓度低于所述深阱区的杂质浓度。
6.根据权利要求1所述的半导体器件，其中在所述第二本体区的所述底表面处设置有至少一个下降区。
7.一种半导体器件，包括: 设置在衬底中并且包围源极区的本体区，以及 设置在所述衬底中并且包围所述本体区和漏极区的深阱区， 其中所述深阱区的在所述本体区之下的部分的深度不同于所述深阱区的在所述漏极区之下的部分的深度；以及 所述本体区具有不同于所述深阱区的导电类型。
8.根据权利要求7所述的半导体器件，其中所述深阱区的在所述本体区之下的部分的深度比所述深阱区的在所述漏极区之下的部分的深度浅。
9.根据权利要求7所述的半导体器件，其中所述深阱区的在所述本体区之下的部分和所述深阱区的在所述漏极区之下的部分具有彼此不同的杂质浓度。
10.根据权利要求7所述的半导体器件，其中所述深阱区的在所述本体区之下的部分的杂质浓度低于所述深阱区的在所述漏极区之下的部分的杂质浓度。
11.根据权利要求7所述的半导体器件，其中所述本体区与所述深阱区的在所述本体区之下的部分形成PN结区。
12.根据权利要求7所述的半导体器件，其中所述本体区的导电类型不同于所述深阱区的导电类型。
13.一种半导体器件，包括: 具有第一导电类型的衬底； 设置在所述衬底上的源极区和漏极区； 包围所述源极区的具有第一导电类型的第一本体区； 具有第二导电类型并且设置在所述漏极区之下的深阱；以及 具有第二导电类型并且设置在所述第一本体区之下的第二本体区， 其中所述第二本体区的深度不同于所述深阱的深度。
14.根据权利要求13所述的半导体器件，其中所述第二本体区的深度比所述深阱的深度浅。
15.根据权利要求13所述的半导体器件，其中所述深阱和所述第二本体区具有彼此不问的杂质浓度。
16.根据权利要求13所述的半导体器件，其中所述第二本体区的杂质浓度低于所述深阱的杂质浓度。
17.根据权利要求13所述的半导体器件，还包括: 设置在所述深阱中的具有第一导电类型的埋层。
18.根据权利要求13所述的半导体器件，还包括: 设置在所述第一本体区之下并且具有第一导电类型的埋层。
19.根据权利要求18所述的半导体器件，其中所述埋层的杂质浓度高于所述第一本体区的杂质浓度。
20.一种形成半导体器件的方法，所述半导体器件包括第一导电类型的漏极区和源极区，所述源极区设置在本体区中，并且所述漏极区设置在深阱区中，所述方法包括: 使用具有多个开口的掩模在衬底中形成第一导电类型的所述深阱区；以及 在所述深阱区中形成第二导电类型的所述本体区， 其中所述深阱区的在所述本体区之下的部分的深度比所述深阱区的在所述漏极区之下的部分的深度浅。
21.根据权利要求20所述的方法，其中在所述深阱区的底表面处设置至少一个下降区。
【文档编号】H01L29/06GK104347683SQ201410280558
【公开日】2015年2月11日 申请日期:2014年6月20日 优先权日:2013年8月9日
【发明者】赫伯特·弗朗索瓦, 孙一山, 金宁培, 金荣珠, 金光佚, 吴仁泽, 文振宇 申请人:美格纳半导体有限公司