半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明的半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，并含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A和元素D的组合为Al(铝)、Ga(镓)或者In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；表面区域，其设置在第二SiC外延层的表面，且相对于第二SiC外延层，元素A的浓度低、上述比大；n型第一SiC区域以及第二SiC区域；栅绝缘膜；栅电极；第一电极；以及与第一电极相反的一侧的第二电极。
【专利说明】半导体装置
[0001]相关申请的交叉引用:本申请以2013年8月I日提交的日本专利申请2013-160782号为基础，享受该申请的优先权利益。本申请通过参照该申请而包含该申请的全部内容。

【技术领域】
[0002]本发明涉及一种半导体装置。

【背景技术】
[0003]作为下一代的功率半导体器件用的材料，SiC(碳化硅)受到期待。SiC具有优良的物性:其与Si (硅)相比，带隙为3倍，击穿电场强度为约10倍且热传导系数为约3倍。如果有效利用该特性，则可以实现能够进行低损失且高温动作的功率半导体器件。
[0004]另一方面，SiC存在由于残余缺陷等而导致载流子的迁移率降低的问题。


【发明内容】

[0005]本发明要解决的课题在于提供一种使载流子的迁移率提高的半导体装置。
[0006]实施方式的半导体装置具备:n型第一 SiC外延层；p型第二 SiC外延层，其设置在第一 SiC外延层上，并含有P型杂质和η型杂质，在将P型杂质设定为元素Ajf η型杂质设定为元素D的情况下，元素A与元素D的组合是Al (铝)、Ga (镓)或者In (铟)和N(氮)的组合、B (硼)和P (磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ;表面区域，其设置在第二 SiC外延层表面，且元素A的浓度低于第二 SiC外延层，构成组合的元素D的浓度相对于元素A的浓度之比大于P型第二 SiC外延层；n型第一 SiC区域，其设置在第二 SiC外延层的表面，且深度大于等于第二SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面上与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其设置在表面区域上；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二 SiC区域上；以及第二电极，其设置在第一SiC外延层的与第一电极相反的一侧。
[0007]根据上述构成，可以提供使载流子的迁移率提高的半导体装置。

【专利附图】

【附图说明】
[0008]图1是表示第一实施方式的半导体装置的示意截面图。
[0009]图2是表示第一实施方式的半导体装置的制造方法的工序流程图。
[0010]图3是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0011]图4是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0012]图5是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0013]图6是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0014]图7是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0015]图8是表示第一实施方式的半导体装置的制造方法的示意截面图。
[0016]图9是说明共掺杂的作用的图。
[0017]图10是说明共掺杂的作用的图。
[0018]图11是说明共掺杂的作用的图。
[0019]图12是说明共掺杂的作用的图。
[0020]图13是说明共掺杂的作用的图。
[0021]图14是表示η型SiC的情况下的A1和N的浓度与薄膜电阻(sheet resistance,也称为薄层电阻或方块电阻)的关系的图。
[0022]图15是表示p型SiC的情况下的N和A1的浓度与薄膜电阻的关系的图。
[0023]图16A?图16D是表示第一实施方式的半导体装置的深度方向的杂质分布的图。
[0024]图17是表示第二实施方式的半导体装置的示意截面图。

【具体实施方式】
[0025]以下，参照附图对本发明的实施方式进行说明。此外，在以下的说明中，对相同的部件等标记相同的符号，对于说明过的部件等适当地省略其说明。
[0026]此外，在以下的说明中，n+、n、n_以及p+、p、p_的记号表示各导电型的杂质浓度的相对高低。即，n+表示与η相比，η型的杂质浓度相对高；η_表示与η相比，η型的杂质浓度相对低。此外，Ρ+表示与Ρ相比，Ρ型的杂质浓度相对高；ρ_表示与Ρ相比，Ρ型的杂质浓度相对低。此外，有时将η+型、η—型简单记载为η型，将ρ+型、ρ—型简单记载为ρ型。
[0027](第一实施方式)
[0028]本实施方式的半导体装置具备:η型第一 SiC外延层；p型第二 SiC外延层，其设置在第一 SiC外延层上，并含有ρ型杂质和η型杂质，在将ρ型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素Α与元素D的组合是A1 (铝)、Ga (镓)或者In (铟)和N(氮)的组合、B(硼)和P(磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ;表面区域，其设置在第二 SiC外延层表面，且元素A的浓度低于第二 SiC外延层，构成组合的元素D的浓度相对于元素A的浓度之比大于P型第二 SiC外延层；n型第一 SiC区域，其设置在第二 SiC外延层的表面，且深度大于等于第二 SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面上与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其设置在表面区域上；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二 SiC区域上；以及第二电极，其设置在第一 SiC外延层的与第一电极相反的一侧。
[0029]在本实施方式中，优选表面区域的元素D的浓度相对于元素A的浓度之比为
0.9 ?1.1。
[0030]图1是表示作为本实施方式的半导体装置的MOSFET(Metal Oxide SemiconductorField Effect Transistor:金属氧化物半导体场效应晶体管)的构成的示意截面图。MOSFET 100是以载流子为电子的η型的纵型M0SFET。
[0031]该M0SFET100具备:具有第一面和第二面的η型SiC基板(η型SiC层)12。图1中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是含有例如杂质浓度为1 X 1018?1 X 1019cm_3的、例如以N(氮)作为η型杂质的4H_SiC的SiC基板(η基板)。
[0032]在该SiC基板12的第一面上，例如形成有η型杂质的杂质浓度为5Χ1015?2 X 116CnT3的η型第一 SiC外延层(rTSiC层)14。rTSiC层14的膜厚例如为5 μ m?10 μ m。
[0033]在rTSiC层14上,形成有例如p型杂质的杂质浓度为I X 116Cm-3?5X 117Cm-3的P型第二 SiC外延层(P讲区域)16。P讲区域16的厚度例如为0.3 μ m?1.0 μ m。
[0034]p型第二 SiC外延层(P阱区域)16中共掺杂有P型杂质(第一 P型杂质)和η型杂质(第一 η型杂质)。并且，在将P型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素A与元素D的组合是Al(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、B (硼)与P (磷)的组合(第二组合)中的至少一个组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，对于构成上述组合的元素A的浓度为I X 116CnT3?5Χ 1017cnT3，从使M0SFET100的阈值合适的观点来看是优选的。
[0035]例如，在Al(铝)、Ga(镓)或In(铟)与N(氮)的第一组合的情况下，元素A也可以是从Al (铝)、Ga(镓)或In (铟)中选择的I种元素。此外，也可以由Al (元素A1)和Ga (元素A2)等2种元素或者Al (元素A1)、Ga (元素A2)和In (元素A3)这3种元素构成。在多个元素的情况下，将2种或者3种元素一并看作构成组合的元素A，满足上述的元素D的浓度相对于元素A的浓度之比、元素A的浓度的条件即可。
[0036]此外，第一组合和第二组合这两者也可以共存。但是，构成第一组合、第二组合中的至少任意一者的元素必须满足上述元素D的浓度相对于元素A的浓度之比、元素A的浓度的条件。换言之，第一组合和第二组合必须分别满足元素比、元素浓度。这是因为:第一组合的杂质与第二组合的杂质之间不形成后面详述的三聚体。
[0037]例如，在Al 为 I X 1017cnT3、Ga 为 I X 1017cnT3、N 为 I X 117CnT3 的情况下，N/(Al+Ga)=0.5，Al+Ga为2X1017cm_3，所以元素比、浓度都在实施方式的范围之内。
[0038]此夕卜，例如在B为4X 117Cm'P为I X 117Cm'N为I X 117cnT3的情况下，仅着眼于作为第二组合的B与P。这样的话，P/B = 0.25,不满足元素比,元素比处于实施方式的范围之外。
[0039]此外，例如在Al 为 5X 1015cnT3、B 为 5X1015cnT3、N 为 2.5X1015cnT3、P 为2.5X 115CnT3的情况下，就第一组合来看，N/A1 = 0.5，比的条件满足，但是Al的浓度小于I X 1016cm_3。就第二组合来看，P/B = 0.5，比的条件满足，但是B的浓度小于I X 1016cm_3。因此，第一及第二组合都不满足所期望的元素浓度。
[0040]另外，本实施方式并不排除含有上述例示之外的元素作为P型杂质或η型杂质的情况。以下，以元素A为Al (铝)、元素D为N(氮)的情况为例进行说明。
[0041]在P型第二 SiC外延层(P阱区域)16的一部分表面形成有表面区域19。表面区域19和其下层的P阱区域16作为沟道区域起作用。表面区域19也通过外延层来形成。
[0042]表面区域19与P阱区域16相比，作为P型杂质的元素A的浓度更低。而且，作为构成上述组合的η型杂质的元素D的浓度相对于元素A的浓度之比大于P阱区域16。SP，表面区域19与P阱区域16相比P型杂质浓度低、与P阱区域16相比η型杂质相对于P型杂质的比例变高。
[0043]通过使表面区域19的杂质浓度降低，由此能够对M0SFET100的阈值进行调整，并且能够使电子流动的沟道的深度加深。由此，能够抑制栅绝缘膜28和半导体界面中的电子散射，电子的迁移率提高。表面区域19的杂质浓度例如ρ型杂质、η型杂质均为5Χ 1015cnT3以下。优选P型杂质、η型杂质均为lX1015cm_3以下。
[0044]此外，表面区域19的深度为lOOnm以下，优选为50nm以下，更优选为10nm以下。
当该深度进一步变深时，沟道区域变得过深，有可能难以稳定地控制阈值。
[0045]而且，通过使η型杂质相对于ρ型杂质的比例提高而使其接近1:1，由此表面区域19接近本征α型)区域，沟道部的结晶应变降低。因此，结晶应变引起的迁移率的降低被抑制。构成上述组合的作为η型杂质的元素D的浓度相对于元素Α的浓度之比为0.9?1.1，从抑制结晶应变的观点出发是优选的，更优选为0.95?1.05。
[0046]表面区域19的杂质浓度例如优选ρ型杂质、η型杂质均为5Χ 1015cm_3以下，更优选为1 X 1015cm_3以下。这是因为:能够抑制结晶应变，并且容易控制为使ρ型杂质与η型杂质的比例接近1:1。
[0047]通过使表面区域19接近本征(i型)区域，由此表面区域19可以实质地看作为绝缘膜。因此，电子流动的沟道从SiC与栅绝缘膜28的界面物理地分离，迁移率提高。
[0048]而且，例如，当设定栅绝缘膜28为Si02膜时，i型的SiC的介电常数大于Si02膜。因此，可以疑似地看作具备Si02膜和高介电常数膜(high-k绝缘膜)的层叠结构的栅绝缘膜。
[0049]通过实质地具备高介电常数膜，由此在沟道中容易感应电荷。此外，通过实质地具备高介电常数膜，由此对栅绝缘膜28施加的电场被缓和，栅绝缘膜28的击穿耐性提高。此夕卜，通过实质地具备高介电常数膜，由此还能够使栅绝缘膜28的膜厚薄膜化。
[0050]在ρ型第二 SiC外延层(ρ讲区域)16的一部分表面，形成有例如η型杂质的杂质浓度为5Χ 1015?IX 1019cm_3的n_型的第一 SiC区域(JFET区域)17。JFET区域17的深度大于等于P阱区域16的厚度。JFET区域17与n_SiC层14连接。JFET区域17作为载流子即电子的迁移路径起作用。
[0051]在ρ型第二 SiC外延层(ρ讲区域)16的一部分表面，形成有例如η型杂质的杂质浓度为1 X 1018?1 X 1022cm_3的η.型的第二 SiC区域(源区域)18。源区域18的深度小于P阱区域16的厚度，例如为0.3 μ m左右。源区域18以将ρ阱区域16夹在中间的方式而与JFET区域17分离地设置。
[0052]此外，在ρ阱区域16的一部分表面且在源区域18的侧方，形成有例如ρ型杂质的杂质浓度为1 X ?ο18?1 X 1022cnT3的P+型的第三SiC区域(P阱接触区域)20。ρ阱接触区域20的深度小于ρ阱区域16的厚度，例如为0.3μπι左右。
[0053]在JFET区域17以及表面区域19的表面上，连续地具有以跨过这些区域的方式形成的栅绝缘膜28。栅绝缘膜28能够应用例如Si02膜、high-k绝缘膜。
[0054]并且，在栅绝缘膜28上，形成有栅电极30。栅电极30能够应用例如多晶硅等。在栅电极30上，形成有例如由Si02膜形成的层间绝缘膜32。
[0055]被栅电极下的源区域18和JFET区域17夹着的表面区域19和其下层的ρ阱区域16作为M0SFET100的沟道区域起作用。
[0056]并且，具备与源区域18和ρ阱接触区域20电连接的导电性的第一电极(源/ρ阱共用电极)24。第一电极(源/ρ阱共用电极)24例如由Ni(镍)的阻挡金属层24a和阻挡金属层24a上的A1的金属层24b构成。Ni的阻挡金属层24a和A1的金属层24b也可以通过反应而形成合金。
[0057]此外，在SiC基板12的第二面侧形成有导电性的第二电极(漏电极)36。第二电极(漏电极)36例如为Ni ο
[0058]另外，本实施方式中，η型杂质例如优选为N(氮)或P(磷)，但是也能够应用As (砷)等。此外，P型杂质例如优选为Al (铝)，但是也能够应用B (硼)、Ga (镓)、In (铟)
坐寸ο
[0059]接着，对本实施方式的半导体装置的制造方法进行说明。
[0060]本实施方式的半导体装置的制造方法包括:通过外延生长法形成η型第一 SiC外延层；在第一 SiC外延层上通过外延生长法来控制P型杂质的源气体和η型杂质的源气体的供给量，形成P型第二 SiC外延层，其中，在将P型杂质设定为元素Ajf η型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B (硼)与P (磷)的组合中的至少一个组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ;在第二 SiC外延层的表面，通过η型杂质的离子注入形成η型第一 SiC区域，所述η型第一 SiC区域的深度大于等于第二 SiC外延层的厚度；在第二 SiC外延层的表面，通过η型杂质的离子注入而与η型第一 SiC区域分离地形成η型第二 SiC区域，所述η型第二 SiC区域的深度小于第二 SiC外延层的厚度；在第二 SiC外延层的表面形成栅绝缘膜；在栅绝缘膜上形成栅电极；在第二 SiC区域上形成第一电极；在第一SiC外延层的与第一电极相反的一侧形成第二电极。在第二 SiC外延层的上部，例如通过使P型杂质的源气体的供给量降低，由此形成与下部相比元素A的浓度低、且构成组合的元素D的浓度相对于元素A的浓度之比大的表面区域。
[0061]图2是示例本实施方式的半导体装置的制造方法的工序流程图。图3?图8是表示本实施方式的半导体装置的制造方法的示意截面图。
[0062]如图2所示，半导体装置的制造方法具备下述步骤:η_型SiC外延层形成(步骤S100)、ρ型SiC外延层形成(步骤S102)、η型杂质离子注入(步骤S104)、η型杂质离子注入(步骤S106)、P型杂质离子注入(步骤S108)、退火(步骤S110)、栅绝缘膜形成(步骤S112)、栅电极形成(步骤S114)、层间膜形成(步骤S116)、第一电极形成(步骤S118)、第二电极形成(步骤S120)及退火(步骤S122)。
[0063]首先，准备以杂质浓度为5X 118CnT3左右含有P(磷)或者N(氮)作为η型杂质、例如厚度为300ym、4H-SiC的低电阻的η型SiC基板12。
[0064]在步骤SlOO中，在SiC基板12的一个面上，通过外延生长法外延生长出含有例如杂质浓度为I X 116CnT3左右的N作为η型杂质、厚度为10 μ m左右的高电阻的η型第一 SiC外延层OTSiC层)14(图3)。
[0065]在步骤S102中，在rTSiC层14上,通过外延生长法,形成P型第二 SiC外延层(p阱区域)16 (图4)。P型第二 SiC外延层(P阱区域)16含有P型杂质和η型杂质。
[0066]在生长出P型第二 SiC外延层(P阱区域)16时，同时供给Si (硅)的源气体、C (碳)的源气体、η型杂质的源气体以及P型杂质的源气体，外延生长出P型SiC。在将P型杂质设定为元素八、将η型杂质设定为元素D的情况下，元素A与元素D的组合为Al (铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，以使生长的P型SiC中的构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0的方式，控制P型杂质的源气体和η型杂质的源气体的供给量(流量)。由此，构成上述组合的元素D的浓度相对于元素Α的浓度之比大于0.33且小于1.0。ρ型第二 SiC外延层(ρ阱区域)16例如作为ρ型杂质而含有Α1，作为η型杂质而含有Ν。
[0067]在生长出ρ型第二 SiC外延层(ρ阱区域)16之中，例如使ρ型杂质的源气体的供给量降低，形成表面区域19。对于表面区域19，与下层的第二 SiC外延层(ρ阱区域)16相比，其元素A的浓度低，构成上述组合的元素D的浓度相对于元素A的浓度之比大于第二SiC外延层。优选以表面区域19的元素D的浓度相对于元素A的浓度之比为0.9?1.1的方式对源气体的供给量等生长条件进行控制。
[0068]然后，通过基于光刻和蚀刻进行的图案形成，形成例如Si02的第一掩模材42。在步骤S104中，将该第一掩模材42作为离子注入掩模来使用，将作为η型杂质的Ν离子注入到Ρ型第二 SiC外延层(ρ阱区域)16，形成η型第一 SiC区域(JFET区域)17 (图5)。
[0069]即，通过离子注入来导入比ρ阱区域16的ρ型杂质浓度更高的η型杂质，变为逆导电型。以使第一 SiC区域(JFET区域)17的深度大于等于第二 SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
[0070]其后，通过基于光刻和蚀刻进行的图案形成，形成例如Si02的第二掩模材44。在步骤S106中，将该第二掩模材44作为离子注入掩模来使用，将作为η型杂质的Ν离子注入到Ρ阱区域16，形成第二 SiC区域(源区域)18(图6)。以使第二 SiC区域(源区域)18的深度小于第二 SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
[0071]然后，通过基于光刻和蚀刻进行的图案形成，形成例如Si02的第三掩模材46。在步骤S108中，将该第三掩模材46作为离子注入掩模来使用，将作为ρ型杂质的A1离子注入到P阱区域16，形成第三SiC区域(ρ阱接触区域)20 (图7)。以使第三SiC区域(ρ阱接触区域)20的深度小于第二 SiC外延层的厚度的方式，调整离子注入的加速能量及剂量。
[0072]在步骤S110中，在形成了 ρ阱接触区域20之后，进行用于活化的退火。该退火中，例如将氩(Ar)气作为气氛气体来使用，可使用加热温度为1600°C、加热时间为30分钟这样的条件。此时，可以实现导入到SiC内部的杂质的活化，而扩散只有少许。
[0073]在步骤S112中，例如，Si02膜的栅绝缘膜28通过CVD (Chemical VaporDeposit1n:化学气相沉积)法或热氧化法形成。然后，在步骤S114中，在栅绝缘膜28上，例如形成有多晶硅的栅电极30。而且，在步骤S116中，在栅电极30上，例如形成有Si02膜的层间绝缘膜32 (图8)。
[0074]其后，在步骤S118中，形成有与源区域18和ρ阱接触区域20电连接的导电性的第一电极(源/Ρ阱共用电极)24。第一电极(源/ρ阱共用电极)24例如通过Ni(镍)和A1的溅射来形成。
[0075]在步骤S120中，在n_SiC基板12的第二面侧，形成有导电性的第二电极(漏电极)36。第二电极(漏电极)36例如通过Ni的溅射来形成。
[0076]在步骤S122中，为了降低第一电极24与第二电极36的接触电阻，进行低温下的退火。退火例如在氩气气氛中以400°C来进行。
[0077]通过以上的制造方法，可以形成图1所示的M0SFET100。
[0078]以下，详细地描述本实施方式的作用及效果。
[0079]发明人们的研究结果可知，通过对SiC进行ρ型杂质(ρ型掺杂剂)的A1和η型杂质(η型掺杂剂)的N的共掺杂,能够产生Al与N的配对(pairing)。在该配对状态下，载流子被补偿，成为载流子为零的状态。
[0080]图9及图10是说明共掺杂的作用的图。图9为η型SiC的情况，图10为ρ型SiC的情况。根据发明人们所进行的第一原理计算，明确了:在SiC中，以使Al与N相邻的方式使Al进入到Si(硅)位点(site)、N进入到C(碳)位点，由此作为体系而稳定化。
[0081]S卩，如图9及图10所示，与Al和N未结合而分散的状态相比，通过Al与N结合而构成Al-N配对结构，其体系在能量方面稳定2.9eV。在Al量与N量一致的情况下，两者的全部为配对结构的状态最稳定。
[0082]在此，第一原理计算是使用了超软赝势(ultrasoft pseudopotential)的计算。超软赝势是由范德比尔特(Vanderbilt)等开发的一种赝势。例如，晶格常数具备能够以1%以下的误差实现实验值的高精度。导入杂质(掺杂剂)而进行结构弛豫，计算稳定状态的总体能量。通过在变化的前后来比较体系的总体能量，来判定哪个结构为稳定状态或不稳定状况。在稳定状态下，能够示出带隙中杂质的能级处于哪个能量位置。
[0083]如图9所示，清楚了:在N比Al更多地存在的情况下，即η型SiC的情况下，多余的N进入到Al-N配对结构的附近的C位点，成为N-Al-N的三聚体，从而体系更加稳定化。根据第一原理计算，通过成为三聚体，与配对结构和N分开存在的情况相比,体系稳定0.3eVo
[0084]同样，如图10所示，清楚了:在Al比N更多地存在的情况下，即ρ型SiC的情况下，多余的Al进入到Al-N配对结构的附近的Si位点，成为Al-N-Al的三聚体，从而体系更加稳定化。根据第一原理计算，通过成为三聚体，与Al-N配对结构和Al分开地存在的情况相比，体系稳定0.4eV0
[0085]接着，对除了 Al与N以外的掺杂剂的组合进行考察。以对B (硼)与N(氮)的情况进行了计算的情况为例来说明计算结果。
[0086]B进入Si位点，N进入C位点。根据第一原理计算可知，不能够形成B-N-B或N-B-N这样的三聚体结构。即，虽然能够形成B-N的配对结构，但是若B或N来到附近则体系的能量变高。因此，多余的B或N独立地存在于远离配对结构的位置时，体系在能量方面更稳定。
[0087]根据第一原理计算，若多余的B形成三聚体，则与B-N配对和B独立地存在的情况相比，体系的能量高0.5eV。此外，若多余的N形成三聚体，则与B-N配对和N独立地存在的情况相比，体系的能量高0.3eV。因此，任意情况下都是一旦形成三聚体，则体系在能量方面不稳定。
[0088]图11是说明共掺杂的作用的图。在图11中示出了各元素的共价半径。越是朝向图的右手上方则共价半径越小，越是朝向左手下方则共价半径越大。
[0089]在B和N的情况下，若形成三聚体则会变得不稳定这一点能够通过共价半径的大小来理解。B的共价半径比Si的共价半径小，并且N的共价半径比C的共价半径小。因此，若B进入Si位点、N进入C位点，则会积累应变而无法形成三聚体。
[0090]判明了:作为成为掺杂剂的ρ型杂质与η型杂质的组合，除了 “共价半径比Si大的元素(Al、Ga、In)”与“共价半径比C小的元素(N) ”的组合或者其相反的“共价半径比C大的元素(B)”与“共价半径比Si小的元素(P)”的组合的情况以外，无法形成三聚体。
[0091]B,P的共价半径处于Si的共价半径与C的共价半径的中间，因此B及P能够进入Si位点、C位点中的任意位点。但是，其他杂质(Al、Ga、In、N、As)基本上偏在于一个位点。可以认为:Al、Ga、In、As进入Si位点，N进入C位点。
[0092]而且，没有必要考虑两种杂质均进入Si位点或者均进入C位点的情况。这是因为:若P型杂质和η型杂质不处于最接近，则难以缓和应变。因此，在将ρ型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素Α与元素D的组合(元素Α与元素D)除了(A1与N)、(Ga与N)、(In与Ν)、(B与P)这4种组合以外，难以形成三聚体。
[0093]如果在原子间没有相互作用，则无法形成该配对结构或三聚体结构。对于基于第一原理计算的4H-SiC结构中的杂质能级(掺杂剂能级)，若在c轴向上晶胞(unit cell)为10个左右，则观察不到相互作用，杂质能级成为平坦的状态。即，分散被充分地抑制，成为lOmeV等级左右。
[0094]也就是说，可以认为:杂质间的距离为10nm以上时，几乎没有相互作用。因此，为了具有杂质彼此的相互作用，优选杂质浓度为lX1018cm_3以上。
[0095]该值是在已经形成有SiC材料的情况下通过离子注入等形成局部的杂质的分布时所优选的杂质浓度的下限。
[0096]另外，为了在半导体SiC中体现出基于共掺杂的效果，需要将η型杂质浓度与ρ型杂质浓度的比率设为特定范围的比率。在后面描述的制造方法中重要的是:以使通过离子注入而导入的η型、ρ型的各自的杂质的比率成为上述特定范围的比率的方式从一开始就进行导入。相互作用所达到的范围小到低于10nm，但是只要在该范围内，就能够通过相互的引力而形成三聚体。并且，由于引力发挥作用，因此可以认为:杂质的活化退火的温度能够从未进行共掺杂的情况下的1700°C — 1900°C低温化至1500°C — 1800°C。
[0097]但是，对于该三聚体形成所优选的杂质浓度，其在基于CVD(Chemical VaporDeposit1n，化学气相淀积)法等的从气相的晶体生长等中能够减少。这是因为:能够使原料在表面上流动，所以杂质彼此的相互作用即使在低浓度下也容易产生。
[0098]在气相生长中，能够形成三聚体的杂质浓度的区域为1 X 1015cm_3?1 X 1022cm_3,与离子注入时相比扩大。在气相生长中，能够将SiC的杂质浓度稀至例如为IX 1016cm_3左右，也能够浓至例如lX1021cm_3左右。特别是，浓度稀的区域很难通过离子注入来形成。因此，特别是在浓度稀的区域中，通过气相生长进行的杂质区域的形成是有效的。而且，在气相生长中，也能够形成共掺杂后的、例如为5nm左右的极薄膜。
[0099]此外，在气相生长中还具有在杂质的浓度浓的区域不易产生晶体中的缺陷的优点。S卩，在离子注入中，随着导入的杂质量变大则晶体中的缺陷量增大，通过热处理等进行的恢复也变困难。在气相生长中，在生长中形成三聚体，因杂质导入引起的缺陷也不易产生。从该观点来看，例如在杂质浓度为lX1019cm_3以上、进而为lX102°cm_3以上的区域，通过气相生长进行的杂质区域的形成是有效的。
[0100]这样，在气相生长中具有离子注入所无法获得的效果。可是，在离子注入中，可以形成进行了局部共掺杂的杂质区域。此外，能够以低成本来形成共掺杂后的杂质区域。因此，只要根据需要来分开使用气相生长和离子注入即可。
[0101]在从气相的晶体生长时形成三聚体形成的情况下，优选ρ型及η型的杂质浓度为lX1015cm_3以上。而且，从使三聚体形成变得容易的观点出发，优选杂质浓度为lX1016cm_3以上。
[0102]接着，虽然为杂质浓度的上限，但在形成了三聚体的情况下，杂质浓度的上限也有可能会超过未形成三聚体时的固溶极限。这是因为:若形成三聚体，则晶体中的应变得到缓和，杂质变得容易固溶。
[0103]未形成三聚体时的杂质的固溶极限在N的情况下为1019cnT3等级，在A1的情况下为1021cm_3等级。其他杂质为约1021cm_3等级左右。
[0104]在杂质为一种的情况下，偏在于杂质的大小为较小侧或者为较大侧。这是因为:应变被蓄积，杂质难以进入晶格点，无法实现活化。特别是在离子注入中较多地形成缺陷，因此固溶极限格外变低。
[0105]但是，如果形成三聚体，则A1、N中的任意一种都能够被导入1022cm_3等级左右。(在A1与N)、(Ga与N)、(In与Ν)、(B与P)这4种组合中，通过形成三聚体，能够缓和应变，因此能够实现固溶极限的扩大。其结果是，能够将杂质的固溶极限扩展到1022cm_3等级。
[0106]在杂质为B、Al、Ga、In、P的情况下，在lX 1020cnT3以上、特别是6X 102°cnT3以上的情况下，成为应变多、大量形成缺陷的状态。其结果是，薄膜电阻或者比电阻成为非常大的值。
[0107]但是，根据ρ型杂质和η型杂质的共掺杂，即使在这样的杂质浓度高的区域，也能够抑制缺陷。
[0108]在杂质为Ν的情况下，固溶极限进一步减少一个数量级，为2Χ 1019cm_3左右。根据第一原理计算，可以认为是因为产生不活泼的晶格间N的缺陷。
[0109]N浓度的上限为1019cnT3等级，但是通过形成三聚体，大幅度地扩大到1022cnT3等级。以往，在形成以高浓度进行了掺杂的η型区域的情况下，不能使用氮，例如通过离子注入102°cm_3左右的Ρ来形成。但是，如果使用本实施方式的话，例如能够以导入2X102°cm_3的N、导入lX102°cm_3的A1的方式，使用氮来形成以高浓度进行了掺杂的η型区域。也就是说，以往使用氮这一点本身都是困难的，而本实施方式使其成为可能。
[0110]以上，通过导入ρ型杂质和η型杂质这两者并且适当地选择共价半径的组合，能够形成上述的三聚体。并且，能够使结构稳定化，降低应变。
[0111]其结果是，(1)各杂质容易进入晶格点。(2)能够实现工序的低温化。能够期待至少100°C左右的低温化。(3)能够活化的杂质量(上限的扩大)增加。(4)能够形成三聚体或者配对结构这样的稳定结构。通过该结构来增加熵(entropy)，降低晶体缺陷量。(5)由于三聚体稳定，因此难以围绕将P型杂质和η型杂质连接的键(bond)周围进行旋转，结构固定化。因此，通电击穿耐性大幅度提升。例如，如果在pn结的ρ型杂质区域、η型杂质区域的至少一部分导入三聚体结构，则通电击穿得以抑制，高电阻化得以避免。其结果是，能够抑制要流动一定量的电流时所需要的外加电压(Vf)增加这样的劣化现象(Vf劣化)。
[0112]以上，示出了通过将ρ型杂质的A1和η型杂质的N共掺杂而能够引起Α1与Ν的配对的情况。而且，此时，通过第一原理计算明确了:能够使受主能级及施主能级都变浅。
[0113]图12、图13为共掺杂的作用的说明图。图12为η型SiC的情况，图13为ρ型SiC的情况。白圈表示能级未被电子填埋的空能级，黑圈表示能级被电子填埋的状态。
[0114]施主能级变浅的理由为:如图12所示，通过位于作为受主的A1的传导带的内侧的空能级与N的施主能级相互作用，施主能级被提高。同样，受主能级变浅的理由为:如图13所示，通过位于作为施主的N的价电子带的内侧的填埋有电子的能级与A1的受主能级相互作用，受主能级被拉低。
[0115]—般而言，η型杂质的N或P (磷)形成42meV?95meV的深的施主能级。ρ型杂质的B、Al、Ga、In形成160meV?300meV的非常深的受主能级。与此相对，若形成三聚体，则η型杂质能够形成35meV以下的施主能级，ρ型杂质能够形成lOOmeV以下的受主能级。
[0116]在完全地形成了三聚体的最佳状态下，η型的Ν或Ρ为约20meV左右，ρ型的B、A1、Ga、In为40meV左右。由于这样形成浅的能级，因此，多数活化的杂质成为载流子(自由电子、自由空穴)。因此，与不进行共掺杂的情况相比，体积电阻以相差数量级的方式实现低电阻化。
[0117]在η型SiC的情况下，通过使有助于载流子产生的施主能级为40meV以下，由此与不进行共掺杂的情况相比，电阻降低。此外，通过成为35meV以下而使得电阻降低约一个数量级，通过设为20meV以下而使得电阻降低约两个数量级。另外，还包括应变缓和效果和掺杂上限扩大效果等。
[0118]在ρ型SiC的情况下，通过使有助于载流子产生的受主能级为150meV以下，由此与不进行共掺杂的情况相比，电阻降低。此外，通过成为lOOmeV以下而使得电阻降低约一个数量级，通过设为40meV以下而使得电阻降低约两个数量级。另外，还包括应变缓和效果和掺杂上限扩大效果等。
[0119]在A1浓度与N浓度一致的情况(Ν:A1 = 1:1)，即使有浅的能级，也没有载流子，因此，成为绝缘体。存在与A1浓度与N浓度的差值相应地载流子。要成为低电阻的半导体，需要有浓度差。
[0120]在N浓度比A1浓度高的情况(N浓度>A1浓度)，通过相互作用而形成了 A1-N配对后的多余N也通过将A1-N配对的附近的C进行置换而实现稳定化。因此，形成浅的施主能级。此外，应变也得到缓和，因此，与未形成三聚体的情况相比，能够增加N的浓度。
[0121]图14是表示η型SiC的情况的A1和N的浓度与薄膜电阻的关系的图。N浓度设为2X102°cm_3。在单独地导入了 N的情况下，即使为lX1019cm_3以上，薄膜电阻也无法减少。其值为约300 Ω/ 口。
[0122]在N浓度:A1浓度为1:1至2:1的范围内，能够不产生应变地形成三聚体，进入浅的施主能级的载流子电子数增加。因此，薄膜电阻急剧地降低。
[0123]而且，在达到了 2:1时，能够使用最大量的载流子，因此成为薄膜电阻最低的状态。薄膜电阻如图14所示，能够减少到1.5Ω/□左右。对于与η型SiC的接触电阻，也通过设为N浓度:A1浓度=2:1，并使N浓度与A1浓度的差值从102°cm_3增加至1022cm_3，由此能够使与η型SiC的接触电阻从1(Γ5 Ω cm3左右减少到1(Γ7 Ω cm3左右。
[0124]进而，当N浓度的比例高于2:1时，通过相对于N浓度:A1浓度=2:1过剩的N，形成本来深的施主能级。并且，该施主能级接受载流子电子，由三聚体形成的浅的施主能级变为空。偏离N浓度:A1浓度=2:1的部分的N与单独地导入的情况接近，因此难以使应变得到缓和。因此，如图14所示，薄膜电阻急剧地增加。
[0125]在图14中示出了:以在不共掺杂A1的情况下加入η型杂质的N(氮)直至固溶极限附近时的薄膜电阻(此时为约300Ω/ 口 )为比较对象，在偏离Ν浓度:A1浓度=2:1的情况下薄膜电阻的值如何变化。
[0126]以形成了三聚体结构的A1浓度/N浓度=0.5为中心来考虑。在将A1浓度/N浓度设为0.47?0.60(8X 1019cm_3以上的载流子为100%自由载流子)的情况下，即，相对于η型杂质加入了 47%?60%的ρ型杂质的情况下，与不共掺杂Α1时的薄膜电阻比较，薄膜电阻低两个数量级，非常有效。小于0.5时，浅的能级减少，并且，产生应变，因此，自由载流子数减少，0.47左右时相当于8X 1019cnT3的载流子。
[0127]在宽度从此处向两侧扩展、将A1浓度/N浓度设为0.45?0.75 (5 X 1019cm_3以上的载流子为100 %自由载流子)的情况下，即，相对于N加入了 45 %?75 %的A1的情况下，薄膜电阻成为低两个数量级至其3倍左右的大小。在小于0.5时，浅的能级减少，并且产生应变，因此自由载流子数减少，在0.45左右时相当于5X 1019cm_3的载流子。而且，在将宽度进一步向两侧扩展、将A1浓度/N浓度设为大于0.40且小于0.95 (1 X 1019cm_3以上的载流子为100%自由载流子)的情况下，即相对于N加入了 40%?95%的A1的情况下，成为低一个数量级的薄膜电阻。在小于0.5时，浅的能级减少，并且产生应变，因此自由载流子数减少，在0.40左右时相当于lX1019cnT3的载流子。
[0128]相对于N加入了 50%以上的A1的一侧的特性好是因为应变得到充分地缓和。2个N与1个A1集聚化而形成三聚体的状态为50%的状态。在小于50%的情况下，除了形成了三聚体的状态之外，还存在有多余的N。换句话说，存在未能成为三聚体的N，因此应变与其相应地蓄积。未能成为三聚体的N与以单体加入的情况同样，立刻会达到应变的极限。这样，在A1的量低于50%的情况下，应变急剧地产生，晶格缺陷增加。因此，与能够缓和应变的50%以上的情况相比，在小于50%时薄膜电阻急剧地劣化。
[0129]另外，在A1浓度/N浓度=0.995时，载流子数与不共掺杂的情况大致同等。2X 102°cm_3的0.5%量即1 X 1018cm_3以上的载流子为100%自由载流子，因此能够实现以往的氮掺杂的薄膜电阻。因此，与不共掺杂的情况相比，薄膜电阻大致一致。此外，在A1浓度/N浓度=0.33、即N浓度:A1浓度=3:1的情况下，载流子电子的全部并非被由三聚体形成的浅的施主能级接受、而是被由多余的N形成的深的施主能级接受。因此，与不共掺杂的情况相比，薄膜电阻大致一致。因此，能够通过共掺杂而使电阻降低的是将A1浓度/N浓度设为大于0.33且小于0.995的情况，即，相对于N加入了 33%?99.5%的A1的情况。如果还考虑误差，则大于33%且小于100%即可。
[0130]在A1浓度高于N浓度的情况(A1浓度>N浓度)下，通过相互作用而形成了 A1-N配对后多余的A1也通过将A1-N配对的附近的Si进行置换而实现稳定化。因此，形成浅的受主能级。此外，应变也得到缓和，因此与不形成三聚体的情况相比，能够增加A1的浓度。该情况与N浓度> A1浓度的情况同样地考虑即可。
[0131]图15是表示ρ型SiC的情况的N和A1的浓度与薄膜电阻的关系的图。A1浓度设为 2X 1020Cm_3。
[0132]A1浓度:N浓度从1:1至2:1，能够不产生应变地形成三聚体，进入到浅的受主能级的载流子空穴数增加。因此，薄膜电阻降低。
[0133]而且，在达到了 2:1时，能够使用最大量的载流子，因此成为薄膜电阻最低的状态。作为薄膜电阻，如图15所示，能够减少到40Ω/□左右。对于与ρ型SiC的接触电阻，也通过设为A1浓度:N浓度=2:1、并使A1浓度与N浓度的差值从102°cm_3增加至1022cm_3，能够使与P型SiC的接触电阻从1(Γ5 Ω cm3左右减少到10〃 Ω cm3左右。
[0134]进而，若A1浓度的比例高于2:1，则通过相对于A1浓度:N浓度=2:1过剩的A1，形成本来深的受主能级。并且，该受主能级接受载流子空穴，由三聚体形成的浅的受主能级被电子填埋。偏离A1浓度:N浓度=2:1的量的A1与单独地导入的情况接近，因此难以使应变得到缓和。因此，如图15所示，薄膜电阻急剧地增加。
[0135]在图15中示出了:以在不共掺杂N的情况下导入ρ型杂质的A1 (铝)直至固溶极限附近时的薄膜电阻(此时为约10ΚΩ/ 口 )为比较对象，在偏离A1浓度:N浓度=2:1的情况下，薄膜电阻的值如何变化。
[0136]以形成了三聚体结构的N浓度/A1浓度=0.5为中心来考虑。在将N浓度/A1浓度设为0.47?0.60(8X 1019cm_3以上的载流子为100%自由载流子)的情况下，即，相对于P型杂质加入了 47%?60%的η型杂质的情况下，与不共掺杂N时的薄膜电阻比较，成为低两个数量级的薄膜电阻，非常有效。在小于0.5时，浅的能级减少，并且产生应变，因此自由载流子数减少，在0.47左右时相当于8Χ 1019cm_3的载流子。
[0137]在宽度从此处向两侧扩展、将N浓度/A1浓度设为0.45?0.75 (5 X 1019cm_3以上的载流子为100%自由载流子)的情况下，即，相对于A1加入了 45%?75%的N的情况下，薄膜电阻成为低两个数量级至其3倍左右的大小。在小于0.5时，浅的能级减少，并且产生应变，因此自由载流子数减少，在0.45左右时相当于5X 1019cm_3的载流子。而且，在宽度进一步扩展、将N浓度/A1浓度设为大于0.40且小于0.95 (1 X 1019cm_3以上的载流子为100%自由载流子)的情况下，即，相对于A1加入了 40%?95%的N的情况下，成为低一个数量级的薄膜电阻。在小于0.5时，浅的能级减少，并且产生应变，因此自由载流子数减少，在0.40左右时相当于1 X 1019cnT3的载流子。
[0138]相对于A1加入了 50%以上的N的一侧的特性好是因为应变得到缓和。与此相对，在N小于50%的情况下，2个A1与1个N集聚化而形成三聚体的状态为50%的状态，此处还会存在A1。也就是说，存在不能成为三聚体的A1，因此应变与其相应地蓄积。这样，在A1的量低于50%的情况下，应变急剧地产生，晶格缺陷增加。因此，与能够缓和应变的50%以上的情况相比，小于50%时薄膜电阻急剧地劣化。
[0139]另外，在N浓度/A1浓度=0.995时，载流子数与不共掺杂的情况大致同等。2X 102°cm_3的0.5%即IX 1018cm_3以上的载流子为100%自由载流子，因此能够实现以往的A1掺杂的薄膜电阻。因此，与不共掺杂的情况相比，薄膜电阻大致一致。此外，在N浓度/A1浓度=0.33、即A1浓度:N浓度=3:1的情况下，载流子空穴的全部并非被由三聚体形成的浅的受主能级接受，而是被由多余的A1形成的深的受主能级接受。因此，与不共掺杂的情况相比，薄膜电阻大致一致。因此，能够获得共掺杂的电阻降低效果的是将N浓度/A1浓度设为大于0.33且小于0.995的情况，即，相对于A1加入了 33%?99.5%的N的情况。如果还考虑误差，则大于33%且小于100%即可。
[0140]在不共掺杂的情况下，使用了 lX1018cm_3以下的低浓度的杂质的低电阻SiC半导体材料难以存在。但是，通过共掺杂而形成三聚体，从而形成浅的能级，载流子数增加。因此，即使是少量的杂质也能够实现低电阻化。
[0141]如以上那样，通过将ρ型杂质与η型杂质以适当的比例进行共掺杂，能够获得至少2个显著效果。
[0142]第一，能够形成应变得到缓和、应变少的SiC。与不共掺杂的情况相比，应变变少，缺陷少，能够导入大量的杂质。即，能够提高杂质的固溶极限。因此，薄膜电阻降低，比电阻降低，接触电阻降低。不管是离子注入法还是外延生长法，由于缺陷均变少，因此能够实现杂质的高剂量化。
[0143]第二，能够形成浅的能级。与不共掺杂的情况相比，仅通过使用少的杂质，就能够制作低电阻的材料。或者，在相同杂质量的情况下，能够得到相差数量级的低薄膜电阻。在考虑了能够由外延生长形成的低剂量的区域时，在不使用共掺杂的情况下，成为高电阻。但是，如果使用共掺杂，则能够形成低电阻的SiC。由此，能够制作出更低导通电阻的SiC半导体装置。
[0144]图16A?图16D是表示本实施方式的半导体装置的深度方向的杂质分布的图。图16A是图1的A-A所示的表面区域19以及ρ阱区域16的分布，图16B是图1的B-B所示的P阱接触区域20的分布，图16C是图1的C-C部分所示的JFET区域17的分布，图16D是图1的D-D所示的源区域18的分布。
[0145]本实施方式的M0SFET100中，在ρ型第二 SiC外延层(ρ阱区域)16中共掺杂有A1和Ν。并且，Ν的浓度相对于Α1的浓度之比大于0.33且小于1.0。
[0146]首先，在本实施方式中，能够通过外延生长时的杂质的掺杂来进行成为沟道区域的表面区域19的杂质浓度的调整。由此，不需要为了进行M0SFET100的阈值调整而向沟道区域进行离子注入。因此，不会产生因离子注入引起的缺陷。因此，不会产生因离子注入缺陷引起的电子的散射。因而，沟道区域中的电子的迁移率提高，可以实现高性能的MOSFET。
[0147]此外,通过使ρ型杂质与η型杂质的比例接近1:1,由此表面区域19接近本征(i型)区域，沟道部的结晶应变降低。由此，由结晶应变引起的电子散射得到抑制。此外，通过设置低杂质浓度的表面区域19，能够使电子流动的沟道的深度加深。由此，绝缘膜28与半导体界面中的电子散射得到抑制。因此，沟道区域的电子的迁移率提高，可以实现高性能的 MOSFET100。
[0148]如图16A所示那样，在第二 SiC外延层16上部，以低杂质浓度形成有ρ型杂质与η型杂质的浓度接近1:1的表面区域19。通过使第二 SiC外延层16下部的ρ型杂质浓度提高，由此能够确保器件的耐压。通过该杂质分布，能够实现具备高耐压和低导通电阻的MOSFET100。
[0149]此外，如图16B所示那样，在ρ讲接触区域20中，在衬底(background)中预先存在有P型第二 SiC外延层(ρ阱区域)16的ρ型杂质(A1)。因而，能够降低ρ阱接触区域20形成用的离子注入时的ρ型杂质剂量。因此，能够实现离子注入时间的缩短、因离子注入引起的晶格损伤的减少。
[0150]此外，能够抑制由于用于使ρ型杂质活化的退火时或之后的冷却时产生的热应力引起的晶体缺陷、特别是基底面上的位错使MOSFET 100的体二极管的正向特性劣化。因此，可以实现可靠性高的M0SFET。
[0151]而且，图16C所示那样，在JFET区域17中，在衬底中预先存在有ρ型第二 SiC外延层(P阱区域)16的η型杂质(Ν)。因而，能够降低JFET区域17形成用的离子注入时的η型杂质剂量。因此，能够实现离子注入时间的缩短、因离子注入引起的晶格损伤的减少。
[0152]在本实施方式中，如图16Β所示，优选ρ型第二 SiC外延层(ρ阱区域)16的ρ型杂质(Α1)的杂质浓度从表面朝向深度方向变大。这是因为:通过该结构，使得M0SFET100的体二极管的Ρ型杂质浓度变大，体二极管的耐压提高。
[0153]此外，优选为:在图16C所示的JFET区域17中，在将ρ型杂质(第二 ρ型杂质)设定为元素A、将η型杂质(第二 η型杂质)设定为元素D的情况下，元素Α与元素D的组合为A1(铝)、Ga(镓)或In(铟)与N(氮)的组合、以及B(硼)与P(磷)的组合中的至少一个组合，构成上述组合的上述元素A的浓度相对于上述元素D的浓度之比大于0.40且小于0.95。这是因为JFET区域17中的三聚体的形成被促进，实现了低电阻且缺陷少的η层。此时，构成上述组合的上述元素D的浓度优选为lX1018cm_3以上。
[0154](第二实施方式)
[0155]本实施方式的半导体装置为IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。半导体装置的结构为:在η型第一 SiC外延层的背面侧设置有p+型的集电极区域，与P+型的集电极区域接触地设置有第二电极(集电极)，除此以外，与第一实施方式相同。以下，关于由共掺杂产生的作用和效果等与第一实施方式重复的内容，省略描述。
[0156]图17是表示本实施方式的半导体装置即IGBT的构成的示意截面图。IGBT200为纵型的IGBT。
[0157]该IGBT200具备:具有第一面和第二面的SiC基板(碳化硅基板)12。在图17中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是以杂质浓度为
1X 1018?1 X 1019cm_3含有例如以N(氮)作为η型杂质的4H_SiC基板(η基板)。
[0158]在该SiC基板12的第一面上，例如形成有η型杂质的杂质浓度为5Χ1015?
2X 1016cnT3的η型第一 SiC外延层(rTSiC层)14。rTSiC层14的膜厚例如为5 μ m?10 μ m。
[0159]在rTSiC层14上，例如形成有ρ型杂质的杂质浓度为1 X 1016cnT3?5 X 1017cnT3的ρ型第二 SiC外延层(第一发射极区域)66。第一发射极区域66的深度例如为0.3μπι?
1.0 μ m。
[0160]ρ型第二 SiC外延层(第一发射极区域)66中共掺杂有ρ型杂质(第一 ρ型杂质)和η型杂质(第一 η型杂质)。并且，在将ρ型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素Α与元素D的组合为Α1(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、以及B (硼)与P (磷)的组合(第二组合)中的至少一个组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，对于构成上述组合的元素A的浓度为1 X 1016cm_3?5X 1017cm_3，从使IGBT200的阈值适当观点来看是优选的。
[0161]在ρ型第二 SiC外延层(第一发射极区域)66的一部分表面形成有表面区域19。表面区域19和其下层的ρ阱区域16作为沟道区域起作用。表面区域19也由外延层形成。
[0162]在ρ型第二 SiC外延层(第一发射极区域)66的一部分表面，例如形成有η型杂质的杂质浓度为5Χ1015?lX1019cm_3的η_型的第一 SiC区域(JFET区域)17。JFET区域17的深度大于等于第一发射极区域66的厚度。JFET区域17与rTSiC层14连接。JFET区域17与rTSiC层14连接。JFET区域17作为载流子即电子的迁移路径起作用。
[0163]在ρ型第二 SiC外延层(第一发射极区域)66的一部分表面，形成有η型杂质的杂质浓度为1 X ?ο18?1 X 1022cm_3的n+型的第二 SiC区域(第二发射极区域)58。第二发射极区域58的深度小于第二 SiC外延层(第一发射极区域)66的厚度，例如为0.3 μ m左右。第二发射极区域58将第一发射极区域66夹在中间而与JFET区域17分离地设置。
[0164]此外，在第二 SiC外延层(第一发射极区域)66的一部分表面、在n+型的第二SiC区域(第二发射极区域)58的侧方，例如形成有ρ型杂质的杂质浓度为1 X 1018?IX 1022cnT3的p+型的第三SiC区域(发射极接触区域)60。发射极接触区域60的深度小于第二 SiC外延层(第一发射极区域)66的厚度,例如为0.3 μ m左右。
[0165]而且，在η型SiC层14的背面侧，例如设置有ρ型杂质的杂质浓度为1Χ1018?lX 1022cm_3的ρ+型的第四SiC区域(集电极区域、ρ型SiC层)52。在本实施方式中，SiC基板12的背面成为p+型的第四SiC区域52。
[0166]并且，在JFET区域17及第二 SiC外延层(第一发射极区域)66的表面，连续地具有以跨过该区域及层的方式形成的栅绝缘膜28。栅绝缘膜28例如能够应用Si02膜或high-k绝缘膜。
[0167]并且，在栅绝缘膜28上形成有栅电极30。栅绝缘膜28例如使用Si02膜。栅电极30能够应用例如多晶硅等。在栅电极30上例如形成有由Si02膜形成的层间绝缘膜32。
[0168]被栅电极下的第二 SiC区域(第二发射极区域)58和JFET区域17夹着的第二SiC外延层66为沟道区域。
[0169]并且，具备与第二 SiC区域(第二发射极区域)58、第三SiC区域(发射极接触区域)60电连接的导电性的第一电极(发射极电极)54。第一电极(发射极电极)54例如由Ni (镍)的阻挡金属层54a和阻挡金属层54a上的A1的金属层54b构成。Ni的阻挡金属层54a和A1的金属层54b也可以通过反应而形成合金。
[0170]此外，在SiC基板12的第二面侧、第四SiC区域52的背面，形成有导电性的第二电极(集电极)56。第二电极(集电极)56例如为Ni。
[0171]另外，在本实施方式中，η型杂质例如优选为N(氮)或Ρ(磷)，但是也能够应用As (砷)等。此外，ρ型杂质例如优选为A1 (铝)，但是也能够应用B (硼)、Ga (镓)、In (铟)
坐寸。
[0172]对于本实施方式的半导体装置，例如在第一实施方式的制造方法中，在制造第二电极之前，将作为P型杂质的A1向SiC基板12的背面(第二面)进行离子注入，形成第四SiC区域(集电极区域)52，由此能够进行制造。
[0173]另外，例如，在形成ρ型集电极区域52之前，也可以为了减薄η型区域而设置对SiC基板12从背面侧进行研磨的步骤。
[0174]在本实施方式的IGBT200中，ρ型第二 SiC外延层(第一发射极区域)66中共掺杂有A1和N。并且，N的浓度相对于A1的浓度之比大于0.33且小于1.0。由此，通过与第一实施方式同样的作用，能够实现高性能且高可靠性的IGBT200。
[0175]以上，在实施方式中，作为碳化硅的晶体结构，以4H_SiC的情况为例进行了说明，但是本发明也能够应用于6H-SiC、3C-SiC等其他晶体结构的碳化硅中。
[0176]此外，在实施方式中，作为ρ型杂质与η型杂质的组合，以A1(铝)与Ν(氮)的组合的情况为例进行了说明，但是不限于该组合，只要是Α1(铝)、Ga(镓)或In(铟)与N(氮)的组合、BUI)与P(磷)的组合即可，能够获得同样的效果。
[0177]在第一及第二实施方式中，以将制造中使用的η型SiC基板作为MOSFET、IGBT的最终结构而残留的情况为例进行了说明，但也可以设置成例如为了实现装置的薄型化而将η型SiC基板的全部通过研磨等而除去而成的结构。
[0178]对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，不意图限定发明的范围。此处所述的半导体装置能够以其他各种方式来实施，在不脱离发明的主旨的范围内能够进行各种省略，置换，变更。这些实施方式，其应变包含于发明的范围，主旨，并且包含于专利请求的范围记载的发明和其等同的范围。
【权利要求】
1.一种半导体装置，其特征在于，具备: η型第一 SiC外延层； P型第二 SiC外延层，其设置在所述第一 SiC外延层上，并含有P型杂质和η型杂质，在将所述P型杂质设定为元素Α、将所述η型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0 ； 表面区域，其设置在所述第二 SiC外延层表面，且所述元素A的浓度低于所述第二 SiC外延层，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于所述P型第二 SiC外延层； η型第一 SiC区域，其设置在所述第二 SiC外延层的表面，且深度大于等于所述第二SiC外延层的厚度； η型第二 SiC区域，其在所述第二 SiC外延层的表面上与所述η型第一 SiC区域分离地设置，且深度小于所述第二 SiC外延层的厚度； 栅绝缘膜，其设置在所述表面区域上； 栅电极，其设置在所述栅绝缘膜上； 第一电极，其设置在所述第二 SiC区域上；以及 第二电极，其设置在所述第一 SiC外延层的与所述第一电极相反的一侧。
2.如权利要求1所述的半导体装置，其特征在于， 所述表面区域的所述元素D的浓度相对于所述元素A的浓度之比为0.9?1.1。
3.如权利要求1所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素A的浓度为IX 116CnT3?5 X 117cnT3。
4.如权利要求1所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素D的浓度相对于所述元素A的浓度之比大于0.40且小于0.95。
5.如权利要求1所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素A的受主能级为150meV以下。
6.如权利要求1所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素D的90%以上位于与所述元素A最接近的晶格位置。
7.如权利要求1所述的半导体装置，其特征在于， 在所述第一 SiC外延层的与所述第二 SiC外延层相反的一侧，进一步设置有η型SiC层；所述第二电极与所述SiC层接触地设置。
8.如权利要求1所述的半导体装置，其特征在于， 在所述第一 SiC外延层的与所述第二 SiC外延层相反的一侧，进一步设置有P型SiC层；所述第二电极与所述SiC层接触地设置。
9.如权利要求2所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素A的浓度为IX 116CnT3?5 X 117cnT3。
10.如权利要求9所述的半导体装置，其特征在于， 所述第二 SiC外延层中的所述元素D的浓度相对于所述元素A的浓度之比大于0.40且小于0.95。
【文档编号】H01L29/06GK104347718SQ201410374038
【公开日】2015年2月11日 申请日期:2014年7月31日 优先权日:2013年8月1日
【发明者】西尾让司, 清水达雄, 饭岛良介, 太田千春, 四户孝 申请人:株式会社东芝