低输入电容功率半导体场效应晶体管及其自对准制作方法
【专利摘要】低输入电容功率半导体场效应晶体管及其自对准制作方法，属于半导体器件【技术领域】，为解决现有技术中MOSFET器件结构会出现米勒电容效应的问题，半导体场效应器件的多晶硅栅在JFET区两侧边缘处断开，形成两侧多晶硅栅极和中间JFET区上的多晶硅场板，两侧多晶硅栅与多晶硅场板之间均具有间距，所述多晶硅场板在芯片有源区边缘与该器件的源区金属相连，形成该器件的DS之间的电容；该方法是：外延层上形成栅氧化层，在栅氧化层上沉积一层多晶硅，光刻刻蚀，形成多晶硅栅和多晶硅场板；沉积绝缘层；光刻刻蚀绝缘层露出两侧的多晶硅栅；进行P阱区、N+源区注入扩散，再沉积氧化层，光刻刻蚀栅极和源极的接触孔，进行正背面金属化工艺。
【专利说明】低输入电容功率半导体场效应晶体管及其自对准制作方法
【技术领域】
[0001] 本发明涉及金属氧化物半导体场效应晶体管，尤其是功率VDM0SFET、IGBT、平面型 (沟道平行芯片表面）的超级结构的DMOS和IGBT等功率半导体器件，具体涉及低输入电容 功率半导体场效应晶体管及其自对准制作方法，属于半导体器件【技术领域】。
【背景技术】
[0002] 金属氧化物半导体场效应晶体管（MOSFET)在作为开关器件，在电源等领域中被 广泛地使用。如图1所示，金属氧化物半导体场效应晶体管基本原理是在NPN构成半导体 表面，在其中的P型区上并覆盖两侧的PN结，上面形成氧化层金属（或硅）栅结构，利用栅 下面的P型区在栅偏压下形成反型层使两侧的N型区联通而构成的栅控半导体器件。为了 实现高压，形成如图2所示的器件结构，器件耐压漂移区改为纵向结构；为了工艺实施方便 以及为了达到耐压的提高或耐压的稳定，金属（或硅）栅通常要有一定长度覆盖在漂移区 上，充当场板作用。结果是提高器件的耐压，但由于此场板与漂移区形成电容结构，而且与 器件控制栅相连，此电容的充放电过程直接作用在器件的控制栅上，出现米勒电容效应，使 器件的开关速度降低，改变了器件的动态增益，增加开关功率损耗；降低电路效率。
【发明内容】
[0003] 本发明为了解决现有技术中MOSFET器件结构会出现米勒电容效应，使器件的开 关速度降低，增加开关功率损耗，降低电路效率的问题，提供了一种低输入电容功率半导体 场效应晶体管及其自对准制作方法。
[0004] 低输入电容功率半导体场效应晶体管，其特征是，半导体场效应器件的多晶硅栅 在JFET区两侧边缘处断开，形成两侧多晶硅栅极和中间JFET区上的多晶硅场板，两侧多晶 硅栅与多晶硅场板之间均具有间距，所述多晶硅场板在芯片有源区边缘与该器件的源区金 属相连，形成该器件的DS之间的电容。
[0005] 多晶硅栅的宽度小于等于所述间距长度，所述间距在0. 2微米到5微米之间，并且 大于栅氧化层厚度4倍以上。
[0006] 低输入电容功率半导体场效应晶体管的自对准制作方法，其特征是，包括以下步 骤：
[0007] 步骤一，外延层上面进行热氧化形成栅氧化层，在栅氧化层上沉积一层多晶硅，厚 度0. 3微米到0. 8微米，光刻刻蚀多晶硅层，形成多晶硅栅和多晶硅场板，实现多晶硅栅与 多晶硅场板的自对准；多晶硅栅的宽度小于等于沟道长度；多晶硅栅与多晶硅场板的间距 在0. 2微米到5微米之间，并且大于栅氧化层厚度4倍以上；
[0008] 步骤二，沉积绝缘层，厚度0. 2微米到1微米；
[0009] 步骤三，光刻刻蚀绝缘层，局部露出两侧的多晶硅栅；
[0010] 步骤四，按照通常的MOSFET器件工艺，进行P阱区、N+源区注入扩散，再沉积氧化 层，光刻刻蚀栅极和源极的接触孔，最后进行正背面金属化工艺。 toon] 本发明的有益效果是：本发明结构减少器件的输入电容，克服了金属氧化物半导 体场效应器件米勒效应，进而缩短了开关时间提高了开关速度；同时增加器件的输出电容， 可以降低器件在高压开关电路中的高压电应力。如果优化设计器件的输入电容和输出电容 数值，可以实现器件在电路中零电压关断。
[0012] 本发明的实现工艺步骤是多晶硅栅与多晶硅场板一次光刻刻蚀形成，实现了场效 应器件的阱区、源区、导电沟道的自对准工艺，同时实现了多晶硅栅与多晶硅场板的自对 准，解决了光刻套准偏差产生的器件耐压与沟道电阻及JFET区电阻的一致性问题，降低工 艺难度。
【专利附图】
【附图说明】
[0013] 图1是现有MOSFET器件截面图。
[0014] 图2是常规功率VDM0SFET器件截面图。
[0015] 图3是本发明的VDM0SFET器件结构截面图。
[0016] 图4中（a)是本发明的器件栅极多晶与场板多晶在芯片有源区边缘分别与栅极金 属和源极金属连接图；(b)是（a)的局部放大图。
[0017] 图5是常规功率VDM0SFET器件等效电路图。
[0018] 图6本发明的VDM0SFET器件等效电路图。
[0019] 图7是本发明的器件，改进Cds'结构截面图。
[0020] 图8是本发明的器件，改进Cds'结构截面图。
[0021] 图9 一 13是本发明的器件实施方式一实现方法的步骤。
[0022] 图14 一 20是本发明的器件实施方式二实现方法的步骤。
[0023] 图中：1、源区金属，2、绝缘层，3、栅极，4、N+源区，5、P型阱区，6、耐压漂移区，7、漏 极金属，8、漂移区场板，9、场板下绝缘层。
【具体实施方式】
[0024] 下面结合附图对本发明做进一步详细说明。
[0025] 实施方式一：
[0026] 以VDM0SFET器件为例，如图2所示，将现有器件的多晶硅栅在JFET区边缘处断 开，分成器件的多晶硅栅极和有源区的多晶硅场板，形成如图3所示的低输入电容功率半 导体场效应晶体管，其中多晶硅栅的宽度小于等于沟道长度，多晶硅栅与多晶硅场板的间 距在0. 2微米到5微米之间，所述间距大于栅氧化层厚度4倍以上。如图4所示，所述多晶 硅场板在芯片有源区边缘与器件的源区金属相连，形成器件的DS之间的电容。
[0027] 如图5所示，常规VDM0SFET器件的等效电路。本发明所述的低输入电容功率半导 体场效应晶体管，将常规的器件多晶硅栅在JFET区边缘处断开，将器件控制器件工作的多 晶硅栅与实现耐压的JFET区多晶硅场板分开，多晶硅场板产生的电容不与器件的多晶硅 栅极相连而与器件的源极相连，本发明的器件等效电路如图6所示。与常规器件相比，该器 件的Cgd电容变为器件的Cds电容，实现了降低输入电容增加输出电容的效果。
[0028] 本发明的实现方法：
[0029] 步骤一，如图9所示，外延层上面进行热氧化形成栅氧化层，在栅氧化层上沉积一 层多晶硅，厚度0. 3微米到0. 8微米，光刻刻蚀多晶硅层，形成多晶硅栅和多晶硅场板，如图 10所示，实现多晶硅栅与多晶硅场板的自对准，多晶硅栅的宽度小于等于沟道长度；多晶 硅栅与多晶硅场板的间距在〇. 2微米到5微米之间，并且大于栅氧化层厚度4倍以上。
[0030] 步骤二，如图11所示，沉积绝缘层，如Si02等，厚度0. 2微米到1微米。
[0031] 步骤三，如图12所示，光刻刻蚀绝缘层，局部露出两侧多晶硅栅外端部。
[0032] 步骤四，如图13所示，按照通常的MOSFET器件工艺，进行P阱区、N+源区注入扩 散，再沉积氧化层，光刻刻蚀栅极和源极的接触孔，最后进行正背面金属化工艺。
[0033] 实施方式二：
[0034] 图7是根据本发明的一个实施的VDM0SFET芯片截面图，将器件的多晶硅栅在JFET 区边缘处断开，分成器件的多晶硅栅极和JFET区上的多晶硅场板，实现多晶硅栅与多晶硅 场板的自对准，形成如图7的结构，其中多晶硅栅的宽度小于等于沟道长度，多晶硅栅与多 晶硅场板的间距在〇. 2微米到5微米之间，并且大于栅氧化层厚度4倍以上。两侧的多晶 硅栅极上方通过多晶硅层相连，且该结构与多晶硅场板之间通过绝缘层相隔。
[0035] 所述多晶硅场板在芯片有源区边缘与器件的源区金属相连。形成器件的DS之间 的电容，其等效电路如图6所示。
[0036] 该工艺实现方法包括以下几步：
[0037] 步骤一，如图14所示，在栅氧化层上沉积一层多晶硅，厚度0. 3微米到0. 8微米， 光刻刻蚀多晶娃层，形成多晶娃栅和多晶娃场板，实现多晶娃栅与多晶娃场板的自对准，如 图15所示，多晶硅栅的宽度小于等于沟道长度；多晶硅栅与多晶硅场板的间距在0. 2微米 到5微米之间，并且大于栅氧化层厚度4倍以上。
[0038] 步骤二，如图16所示，沉积绝缘层，如Si02等，厚度0. 2微米到1微米。
[0039] 步骤三，如图17所示，光刻刻蚀绝缘层，局部露出两侧多晶硅栅的外端部。
[0040] 步骤四，如图18所示，沉积第二层多晶硅，厚度0. 3微米到0. 8微米。
[0041] 步骤五，如图19所示，光刻刻蚀第二层多晶硅，露出第一层多晶硅栅的一侧，形成 两侧多晶硅栅通过沉积的第二层多晶硅相连的结构。
[0042] 步骤六，如图20所示，按照通常的MOSFET器件工艺，进行P阱区、N+源区注入扩 散，再沉积氧化层，光刻刻蚀栅极和源极的接触孔，最后进行正背面金属化工艺。
[0043] 实施方式三：
[0044] 如图8所示，是实施方式二进行的改进，为了更好的降低器件关断电压应力，增加 栅氧化层的厚度，降低Cgs电容，减薄多晶硅场板下面的绝缘层的厚度，增加 Cds'电容，来 实现增加关断速度，增加 Cds电容对关断过程中产生的电压应力进行吸收。实现零电压关 断。
[0045] 该工艺实现方法包括以下几步：
[0046] 步骤一，外延层上面进行热氧化形成栅氧化层，氧化层厚度500-2000 A。
[0047] 步骤二，光刻刻蚀部分多晶硅场板下面的氧化层，剩余氧化厚度300A-2000 A，刻蚀宽度略宽于多晶硅场板的宽度。
[0048] 步骤三，沉积一层多晶硅，厚度0. 3微米到0. 8微米，光刻刻蚀，形成多晶硅栅和多 晶硅场板，多晶硅栅的宽度小于等于沟道长度；多晶硅栅与多晶硅场板的间距在〇. 2微米 到5微米之间，并且大于栅氧化层厚度4倍以上。
[0049] 步骤四，沉积绝缘层，如Si02等，厚度0. 2微米到1微米。
[0050] 步骤五，光刻刻蚀绝缘层，局部露出两侧多晶硅栅的外端部。
[0051] 步骤六，沉积第二层多晶娃，厚度0. 3微米到0. 8微米。
[0052] 步骤七，光刻刻蚀第二层多晶硅，露出第一层多晶硅形成多晶硅栅的一侧，形成两 侧多晶硅栅通过沉积的第二层多晶硅相连的结构。
[0053] 步骤八，按照通常的MOSFET器件工艺，进行P阱区、N+源区注入扩散，再沉积氧化 层，光刻刻蚀栅极和源极的接触孔，最后进行正背面金属化工艺。
【权利要求】
1. 低输入电容功率半导体场效应晶体管，其特征是，半导体场效应器件的多晶硅栅在 JFET区两侧边缘处断开，形成两侧多晶硅栅极和中间JFET区上的多晶硅场板，两侧多晶硅 栅与多晶硅场板之间均具有间距，所述多晶硅场板在芯片有源区边缘与该器件的源区金属 相连，形成该器件的DS之间的电容。
2. 根据权利要求1所述的低输入电容功率半导体场效应晶体管，其特征在于，多晶硅 栅的宽度小于等于所述沟道长度，所述间距在〇. 2微米到5微米之间，并且大于栅氧化层厚 度4倍以上。
3. 根据权利要求1所述的低输入电容功率半导体场效应晶体管，其特征在于，两多晶 硅栅极上方通过多晶硅层相连，且该结构与多晶硅场板之间通过绝缘层相隔。
4. 低输入电容功率半导体场效应晶体管的自对准制作方法，其特征是，包括以下步 骤： 步骤一，外延层上面进行热氧化形成栅氧化层，在栅氧化层上沉积一层多晶硅，厚度 0. 3微米到0. 8微米，光刻刻蚀多晶硅层，形成多晶硅栅和多晶硅场板，实现多晶硅栅与多 晶硅场板的自对准；多晶硅栅的宽度小于等于沟道长度；多晶硅栅与多晶硅场板的间距在 0. 2微米到5微米之间，并且大于栅氧化层厚度4倍以上； 步骤二，沉积绝缘层，厚度0. 2微米到1微米； 步骤三，光刻刻蚀绝缘层，局部露出两侧多晶硅栅的外端部； 步骤四，按照通常的MOSFET器件工艺，进行P阱区、N+源区注入扩散，再沉积氧化层， 光刻刻蚀栅极和源极的接触孔，最后进行正背面金属化工艺。
5. 根据权利要求4所述的低输入电容功率半导体场效应晶体管的自对准制作方法，其 特征在于，在步骤三与步骤四之间加入如下步骤，沉积第二层多晶硅，厚度0. 3微米到0. 8 微米；光刻刻蚀第二层多晶硅，露出第一层多晶硅栅的一侧，形成两侧多晶硅栅通过沉积的 第二层多晶硅相连的结构。
【文档编号】H01L21/336GK104393029SQ201410619738
【公开日】2015年3月4日 申请日期:2014年11月3日 优先权日:2014年11月3日
【发明者】左义忠, 高宏伟, 张海宇, 贾国 申请人:吉林华微电子股份有限公司