一种半导体器件和电子装置的制作方法

本发明涉及半导体技术领域，具体而言涉及一种半导体器件和电子装置。

背景技术：

在半导体技术领域中，静电放电(ESD)现象是对集成电路(IC)的一大威胁。随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。

SCR(可控硅整流器)器件由于其强的ESD鲁棒性(robustness)和在单位面积下具有最强的电流泄放能力被广泛应用于IC的片上静电放电(ESD)保护。当其被用作低工作功率源ICs时，SCR器件高的触发电压限制了其应用范围。因此一些先进技术例如二极管辅助触发SCR器件(DTSCR)被提出用来增强SCR器件的开启效率。

图1A和图1B示出了现有的一种DTSCR器件的剖面示意图和等效电路图。图1A示出了一个外接了两个二极管的DTSCR器件，该DTSCR器件包括主SCR器件部分和一个用于辅助触发的二极管串,其中图中右边部分为主SCR器件部分，图中左边部分为两个P+/N阱二极管。SCR器件部分N阱中的P+/N阱以及右边的两个P+/N阱二极管则组成了这个DTSCR的二极管串触发电路。图1B示出了对应图1B中DTSCR器件结构的等效电路图，其中虚线箭头曲线表示二极管串辅助触发的电流路径，二极管串开启后，电流会从阳极进入，依次流过SCR中的N阱(该N阱为寄生PNP三极管的基极)以及之后的两个二极管，最终由阴极流出。当阳极遭受ESD事件时，二极管串开启，电流会从阳极进入，流过SCR中的N阱(该N阱为寄生PNP三极管的基极)，同时触发SCR的电流路径。开启行为直接依赖于DTSCR器件的寄生NPN三极管和PNP三极管的基极和发射极之间的电压，开启行为被流入寄生NPN三极管和PNP三极管的基极的触发电流诱导，现有的DTSCR器件中触发电流只流入两个寄生三极管的一个基极，即寄生PNP三极管的基极，因此导致开启速度 很低。

由此可见，现有的二极管辅助触发SCR器件存在着开启速度低的问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件结构。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括：

P型半导体衬底；

第一N阱，位于所述P型半导体衬底内；

第二N阱，位于所述P型半导体衬底内，与所述第一N阱彼此间隔；

P阱，位于所述P型半导体衬底内，与所述第二N阱相邻且接触，并与所述第一N阱间隔；

第一N+注入区和第一P+注入区，彼此间隔位于所述第一N阱内；

第二P+注入区和第二N+注入区，彼此间隔位于所述第二N阱内；

第三P+注入区、第四P+注入区和第三N+注入区，彼此间隔位于所述P阱内,

其中，所述第二P+注入区构成所述半导体器件的阳极，所述第四P+注入区和第三N+注入区构成所述半导体器件的阴极，所述第一N+注入区和所述第三P+注入区相连接，所述第一P+注入区和所述第二N+注入区相连接。

进一步，还包括位于所述第一N阱内的第四N+注入区，所述第四N+注入区与所述第一N+注入区和第一P+注入区彼此之间间隔设置。

进一步，所述第四N+注入区连接所述第一N+注入区和所述第三P+注入区。

进一步，还包括位于所述第二N阱内的第五P+注入区，所述第五P+注入区与所述第二P+注入区和第二N+注入区彼此之间间隔设置。

进一步，所述第五P+注入区和所述第二P+注入区共同构成所述半导体器件的阳极。

进一步，所述第二N阱位于所述第一N阱和所述P阱之间。

进一步，所述N+注入区和所述P+注入区与其相邻的N+注入区或P+注入区之间均设置有隔离结构。

进一步，所述第五P+注入区与其相邻的P+注入区或N+注入区之间均设置有隔离结构。

进一步，所述半导体器件的阳极连接静电放电输入端，所述半导体器件的阴极连接输出端。

本发明实施例二提供一种电子装置，所述电子装置包含前述的半导体器件以及与所述半导体器件相连接的电子组件。

综上所述，本发明的半导体器件为一种改进了的双基极二极管触发SCR器件，该半导体器件可实现优异的ESD防护性能，不需要增加其它的结构层，本发明的半导体器件即可实现对SCR器件的快速触发，因此其非常适用于CDM(组件充电放电模式)模式的静电保护。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A示出了现有的一种二极管辅助触发SCR器件(DTSCR)的剖面示意图；

图1B示出了对应图1A中SCR器件的等效电路图；

图2A示出了本发明一个具体实施方式中的半导体器件的剖面示意图；

图2B示出了对应图2A中半导体器件的等效电路图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该” 也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图2A和图2B来具体描述本发明的一个实施例的半导体器件。其中，图2A示出了本发明一个具体实施方式中的半导体器件的剖面示意图；图2B示出了对应图2A中半导体器件的等效电路图。

如图2A所示，本发明实施例的半导体器件包括P型半导体衬底20，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。该半导体衬底20被掺杂有P型掺杂离子后构成P型半导体衬底20。

还包括第一N阱211、第二N阱212和P阱213，均位于所述P型半导体衬底20内，第二N阱212与所述第一N阱211彼此间隔，P阱213与所述第二N阱212相邻且接触，并与所述第一N阱211间隔。较佳地，所述第二N阱212位于所述第一N阱211和所述P阱213之间。如图2A所示，所述第一N阱211、所述第二N阱212和所述P阱213顺序设置于P型半导体衬底20中，但并不局限于上述布局结构，还可以为所述P阱213、所述第二N阱212和第一N阱211顺序设置。其它未列举的设置方式，例如使P阱位于第一N阱和第二N阱之间也适用于本发明，在此不作赘述。

本发明实施例的半导体器件还包括N+注入区221和P+注入区222，彼此间隔位于所述第一N阱211内，N+注入区221为第一N阱211提供欧姆接触。进一步，还包括位于所述第一N阱221内的 N+注入区223，N+注入区223与N+注入区221和P+注入区223彼此之间间隔设置，N+注入区223与N+注入区221共同为第一N阱211提供欧姆接触。

本发明实施例的半导体器件还包括P+注入区224和N+注入区225，彼此间隔位于所述第二N阱212内。在一个示例中，还包括位于所述第二N阱212内的P+注入区226，所述P+注入区226与所述P+注入区224和第二N+注入区225彼此之间间隔设置。

本发明实施例的半导体器件还包括P+注入区227、N+注入区228和P+注入区229，彼此间隔位于所述P阱213内,P+注入区227和P+注入区229为P阱213提供欧姆接触。

其中，上述N+注入区和P+注入区与其相邻的N+注入区或P+注入区之间均设置有隔离结构23，如图2A所示。示例性地，该隔离结构23可以为浅沟槽隔离结构。

P+注入区224构成本发明实施例半导体器件的阳极，P+注入区229和N+注入区228构成本发明实施例半导体器件的阴极，N+注入区221和P+注入区227相连接，P+注入区222和N+注入区225相连接。进一步地，N+注入区223连接N+注入区221和P+注入区227。在一个示例中，P+注入区224和P+注入区226共同构成所述半导体器件的阳极。

进一步，所述半导体器件的阳极连接静电放电输入端，所述半导体器件的阴极连接输出端。

该半导体器件为一种二极管辅助触发SCR器件(DTSCR)，如图2A所示，其包括图中右侧的主SCR器件部分，和图中左侧的二极管部分。尽管图中仅示出了具有一个二极管的器件结构，但本发明并不局限于此，还可以包括多个串联的二极管，本发明实施例中称为二极管串。该SCR器件部分可以等效为两个三极管，即，一个寄生PNP型三极管和一个寄生NPN型三极管，如图2A和2B所示，P型衬底20作为寄生PNP型三极管的集电极，位于第二N阱212内的P+注入区224和P+注入区226作为寄生PNP型三极管的发射极，所述第二N阱212作为寄生PNP型三极管的基极。另外，第二N阱212构成寄生NPN型三极管的集电极，位于P阱213内的N+注入区228 构成寄生NPN型三极管的发射极，P阱213作为寄生NPN型三极管的基极。

P+注入区224和P+注入226、第二N阱212、N+注入区225、P+注入区222、第一N阱211、N+注入区221和N+注入223、P+注入区227、P阱213和P+注入区229构成二极管辅助触发电流路径。

图2B示出了本发明实施例的半导体器件的结构的等效电路图，其中图中的虚线曲线箭头代表触发电流路径。器件的阳极接静电放电输入端，阴极连接输出端时，当阳极于一静电放电事件下时，电流由阳极流入，经过SCR器件的第二N阱(即PNP型三极管的基极)流入二极管的阳极，从二极管的阴极流出进入NPN型三极管的基极后，流经P阱后从器件的阴极流出。

当器件与一静电放电事件下时，二极管串开启，电流会流经SCR器件的寄生PNP型三极管的基极和寄生NPN型三极管的基极，也即SCR器件的第二N阱和P阱，快速触发SCR器件。

将本发明的半导体器件置于28nm节点CMOS技术下，通过TLP和VFTLP测试，与现有技术的DTSCR器件相比，其可实现对SCR器件的快速触发。

因此，本发明的半导体器件为一种改进了的双基极二极管触发SCR器件，该半导体器件可实现优异的ESD防护性能，不需要增加其它的结构层，本发明的半导体器件即可实现对SCR器件的快速触发，因此其非常适用于CDM(组件充电放电模式)模式的静电保护。

实施例二

本发明还提供一种电子装置，该电子装置包括实施例一中所述的半导体器件以及与所述半导体器件相连接的电子组件。

由于包括的半导体器件具有更好的ESD防护性能，该电子装置同样具有上述优点。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。