半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

静电是一种客观存在的自然现象，产生的方式有多种，如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。

对于电子产品而言，静电放电(electrostaticdischarge,esd)是影响集成电路可靠性的一个主要因素。esd是一种电荷的快速中和过程。由于静电电压很高，会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭esd的损害，esd保护电路也设计于集成电路中，以防止集成电路受到esd的损害。

图1是现有技术一种esd保护电路的结构示意图。

请参考图1，示出esd保护电路的结构示意图，所述esd保护电路为栅极1和源极2接地的晶体管；所述晶体管的漏极3与被保护电路的静电端4相连。

当被保护电路的静电端4积聚静电荷时，所述esd保护电路的漏极3与源极2形成一定的电势差，使晶体管反向击穿，使电路导通，将静电端4的静电荷导出，从而减少所述静电端4的静电荷，进而防止被保护电路受到esd的损害。

然而，现有技术形成的esd保护电路具有较高的击穿电压。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够降低esd保护电路的击穿电压。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

可选的，还包括：对所述栅极结构第二侧的衬底进行刻蚀，形成凹槽；在栅极结构第二侧凹槽底部形成高掺杂区；在第二侧的所述高掺杂区上形成填充所述凹槽的外延层；对第二侧的外延层进行掺杂形成源区，所述源区中具有所述第二掺杂离子。

可选的，形成高掺杂区的步骤包括：对所述栅极结构第一侧凹槽底部衬底进行离子注入，在凹槽底部的衬底内形成所述高掺杂区，注入离子包括第一掺杂离子。

可选的，所述衬底的材料为硅；对所述栅极结构第一侧的衬底进行离子注入的步骤中，注入离子还包括第二离子，所述第二离子为锗或锡。

可选的，对所述栅极结构第一侧凹槽底部的衬底进行离子注入的工艺参数包括：所述第一掺杂离子为硼离子；硼离子的注入能量为2kev～10kev，注入剂量为1e14atoms/cm²～1e15atoms/cm²。

可选的，还包括：在所述高掺杂区表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，掺杂离子为第一掺杂离子；在所述应力层表面形成填充凹槽的外延层。

可选的，形成高掺杂区的步骤包括：在所述凹槽的底部表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，形成所述高掺杂区，掺杂离子为第一掺杂离子。

可选的，形成所述应力层的方法为外延生长工艺；对所述外延层进行掺杂的步骤包括：在外延生长所述应力层的过程中采用原位掺杂工艺在所述应力层内掺杂第一掺杂离子。

可选的，所述衬底的材料为硅；所述应力层的材料为硅锗或硅锡。

可选的，所述第一掺杂离子为硼离子或铟离子。

可选的，所述高掺杂区中第一掺杂离子的掺杂浓度为1e20atoms/cm³～1e21atoms/cm³。

可选的，所述高掺杂区的厚度为10nm～40nm。

可选的，所述外延层的厚度为40nm～80nm。

可选的，形成所述高掺杂区之前，还包括：形成覆盖所述栅极结构侧壁的第一侧墙；形成所述外延层之前，还包括：去除所述第一侧墙。

相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底表面的栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧，所述栅极结构第一侧衬底中具有凹槽；位于所述栅极结构第一侧的凹槽底部衬底表面的高掺杂区，所述高掺杂区具有第一掺杂离子，所述第一高掺杂区表面低于所述衬底表面；位于所述栅极结构第一侧高掺杂区上的漏区，所述漏区具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

可选的，还包括：位于所述栅极结构第二侧衬底中的凹槽；位于所述栅极结构第二侧凹槽底部衬底表面的高掺杂区；位于所述栅极结构第二侧高掺杂区上的源区。

可选的，所述高掺杂区的厚度为10nm～40nm。

可选的，所述高掺杂区的材料为含有第一掺杂离子的硅锗或硅锡。

可选的，所述第一掺杂离子为硼离子或锡离子。

可选的，所述第一掺杂离子的浓度为1e20atoms/cm³～1e21atoms/cm³。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法通过在栅极结构第一侧凹槽底部形成高掺杂区，且高掺杂区的第一掺杂离子与漏区的第二掺杂离子的离子类型不同，则所述高掺杂区与漏区形成pn结，所述pn结具有较强的内建电场，能够降 低所述pn结的击穿电压，从而降低晶体管的结击穿电压。降低晶体管的结击穿电压能够降低esd保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善esd电路的保护性能。

进一步，所述衬底的材料为硅，注入离子包括第二离子，所述第二离子为锗或锡，所述第二离子的晶格常数大于衬底的晶格常数，因此所述第二注入离子能够为衬底提供纵向拉应力，增加衬底中载流子的迁移速率。

进一步，还可以在所述凹槽中形成应力层，所述应力层能够增加衬底中载流子的迁移速率。

进一步，在形成所述高掺杂区之前在所述栅极结构侧壁上形成第一侧墙，所述第一侧墙能够防止高掺杂区过分靠近栅极结构下方衬底，从而能够避免栅极结构第一侧和第二侧高掺杂区穿通。

本发明的半导体结构中，所述漏区底部与高掺杂区相接触，所述高掺杂区中的第一掺杂离子与漏区第二掺杂离子的离子类型不同。所述漏区与第二侧高掺杂区形成pn结，所述pn结具有较强的内建电场，能够降低所述pn结的击穿电压，从而降低半导体结构的结击穿电压。半导体结构的结击穿电压的降低能够减小esd保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善esd电路的保护性能。

附图说明

图1是一种esd保护电路的结构示意图；

图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图；

图9是本发明半导体结构的形成方法另一实施例的结构示意图。

具体实施方式

半导体结构存在诸多问题，例如：esd保护电路的击穿电压较高。

结合一种半导体结构的形成方法，分析esd保护电路的击穿电压较低的原因：

在esd保护电路的形成方法中，在形成漏区之前，对衬底进行掺杂，形 成阱区，所述阱区与漏区形成pn结。所述pn结的击穿电压决定了esd保护电路的开启电压。然而由于阱区的掺杂浓度较低，导致阱区与漏区形成的pn结内建电场强度小，pn结的击穿电压较高，从而使esd保护电路的结击穿电压较高。较高的结击穿电压容易导致esd保护电路的开启电压较高，从而很难使被保护电路中的静电得以充分释放，进而使esd保护电路很难为被保护电路提供有效保护。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构两侧包括第一侧、以及与第一侧相对的第二侧；对所述栅极结构第一侧的衬底进行刻蚀，形成凹槽；在栅极结构第一侧凹槽底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子；在第一侧的所述高掺杂区上形成填充所述凹槽的外延层；对第一侧的所述外延层进行掺杂形成漏区，所述漏区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

其中，本发明的形成方法通过在栅极结构第一侧形成高掺杂区，且使高掺杂区的第一掺杂离子与漏区的第二掺杂离子的离子类型不同，则所述高掺杂区与漏区形成pn结，所述pn结具有较强的内建电场，能够降低所述pn结的击穿电压，从而降低半导体结构的结击穿电压。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图2，提供衬底100。

本实施例中，所述衬底100为形成半导体结构提供工艺平台。具体地，所述半导体结构为栅极和源极接地的n型晶体管。

本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。

继续参考图2，在所述衬底100上形成栅极结构110，所述栅极结构110两侧包括第一侧i、以及与第一侧i相对的第二侧ii。所述栅极结构110下方 衬底100构成晶体管沟道。

本实施例中，所述栅极结构110包括位于衬底100上的栅介质层(未标示)，所述栅介质层用于实现栅极与衬底100之间的电绝缘；位于所述栅介质层上的栅极(未标示)；位于栅极上的掩膜层(未标示)；覆盖栅极结构110侧壁的侧墙(未标示)。对于所述栅极结构110的组成及形成方法，在此不多做赘述。

需要说明的是，本实施例中，形成所述栅极结构110的步骤之前，所述半导体结构的形成方法还包括对所述衬底100进行离子注入形成阱区。

本实施例中，所述晶体管为n型晶体管，在形成所述阱区的步骤中，注入离子为p型离子，具体的，所述注入离子为硼离子。

此外，形成栅极结构110的步骤之后，所述形成方法还包括对所述栅极结构110两侧的衬底100进行轻掺杂形成轻掺杂区111。

所述轻掺杂能够形成浅层非晶区，从而减少后续形成的漏源区掺杂离子向栅极结构110下方沟道扩散，降低漏源区穿通的可能性。

本实施例中，所述半导体结构为n型晶体管，则所述轻掺杂的注入离子为砷离子。

请参考图3，对所述栅极结构110第一侧i衬底100进行刻蚀，形成凹槽120，所述凹槽120用于使第一侧i衬底100表面低于栅极结构110下方沟道表面，从而使后续形成的高掺杂区表面低于所述沟道表面。

需要说明的是，为了简化工艺流程，本实施例中，对第一侧i衬底100进行刻蚀的同时，所述形成方法还包括：对第二侧ii衬底100进行刻蚀，形成凹槽120。

具体的，本实施例中，通过干法刻蚀对栅极结构110两侧的衬底100进行刻蚀，形成凹槽120。干法刻蚀为各向异性，具有很好的剖面控制，从而能够减少对栅极结构110下方沟道的损害。在其他实施例中，还可以通过湿法刻蚀或干法、湿法共同作用的刻蚀方法。

需要说明的是，如果所述凹槽120的深度过小，容易使后续形成的高掺 杂区的深度过小，很难降低晶体管的结击穿电压；如果所述凹槽120的深度过大，形成的高掺杂区的深度过大，容易增加工艺难度。因此，本实施例中，所述凹槽120的深度为20nm～40nm。

后续需要在栅极结构110第一侧i的凹槽120底部形成高掺杂区，所述高掺杂区内具有第一掺杂离子。本实施例中，在形成高掺杂区之前，所述形成方法还包括：形成覆盖所述栅极结构110侧壁的第一侧墙。以下将结合图4和图5进行说明。

请参考图4，形成覆盖所述栅极结构110侧壁的第一侧墙130。

所述第一侧墙130用于增加第一侧i和第二侧ii高掺杂区140之间的距离，防止第一侧i和第二侧ii高掺杂区140穿通。

本实施例中，所述第一侧墙130的材料为氮化硅，在其他实施例中，所述第一侧墙130的材料还可以为氮氧化硅。

具体的，形成所述第一侧墙130的步骤包括：形成覆盖所述栅极结构110及衬底100的侧墙材料层；去除栅极结构110和衬底100上的第一侧墙材料层，保留形成于栅极结构110侧壁上的第一侧墙材料层形成第一侧墙130。

本实施中，通过化学气相沉积工艺形成覆盖所述栅极结构110及衬底100的第一侧墙材料层。在其他实施例中，还可以通过原子层沉积工艺形成覆盖所述栅极结构110及衬底100的第一侧墙材料层。

本实施中，通过各向异性干法刻蚀去除栅极结构110和衬底100上的第一侧墙材料层。各向异性干法刻蚀在不同方向的刻蚀速率不同，能够去除栅极结构110和衬底100上的第一侧墙材料层，而保留形成于栅极结构110侧壁上的第一侧墙材料层形成第一侧墙130。

请参考图5，在栅极结构110第一侧i的凹槽120(如图4所示)底部形成高掺杂区140，所述高掺杂区140内具有第一掺杂离子。

所述高掺杂区140中第一掺杂离子的浓度较大，且所述第一掺杂离子与后续形成的漏区第二掺杂离子的离子类型不同，因此，所述高掺杂区140与所述漏区形成pn结。高掺杂离子浓度的高掺杂区140与漏区能够形成较强度 的内建电场，从而降低所形成pn结的击穿电压，进而降低所形成晶体管的结击穿电压。

需要说明的是，本实施例中，所述第二侧ii衬底100中具有凹槽120，形成高掺杂区140的同时，所述形成方法还包括：在第二侧ii的凹槽120底部形成高掺杂区140。

本实施例中，形成所述高掺杂区140的步骤包括：在栅极结构110两侧凹槽120底部的衬底100表面形成应力层；对所述应力层进行掺杂形成所述高掺杂区140，掺杂离子为第一掺杂离子。

本实施例中，所述第一掺杂离子为p型离子，具体的，所述第一掺杂离子为硼离子或铟离子。

本实施例中，通过外延生长工艺形成所述应力层，并通过原位掺杂工艺对所述应力层进行掺杂。在对所述应力层进行原位掺杂的过程中，采用含有第一掺杂离子的反应气体对所述应力层进行掺杂，形成高掺杂区140。

本实施例中，所述应力层的晶格常数大于衬底100的晶格常数，能够在纵向上为衬底100提供压应力，从而在横向上为衬底100提供拉应力，进而增加沟道载流子的迁移速率。

具体的，所述衬底100为硅衬底，且所述第一掺杂离子为p型离子，则所述应力层的材料为硅锗。因此所述高掺杂区140的材料为含有硼离子的硅锗。在其他实施例中，所述高掺杂区的材料还可以为含有硼离子的硅锡。

本实施例中，如果所述高掺杂区140的厚度过小，很难与后续形成的漏区形成pn结，从而很难降低晶体管的结击穿电压；如果所述高掺杂区140的厚度过大，容易增加工艺难度。因此，本实施例中，所述高掺杂区140的厚度为10nm～40nm；

本实施例中，所述外延生长的工艺参数包括：反应温度为700℃～850℃；气体压强为5mtorr～50mtorr；反应气体包括硅源气体，锗源气体及掺杂气体。所述硅源气体为sih4、sih2cl2或si2cl6，所述硅源气体的流量为1sccm～1000sccm；所述锗源气体为geh4，所述锗源气体的流量为1sccm～1000sccm，所述掺杂气体为乙硼烷(b2h6)，所述掺杂气体的流量为 0.1slm～50slm。

需要说明的是，如果所述第一掺杂离子的浓度过小，很难起到降低晶体管结击穿电压的作用；如果所述第一掺杂离子的浓度过大，对载流子的散射作用较大，容易降低载流子的迁移速率。具体的，所述第一掺杂离子的浓度为1e20atoms/cm³～1e21atoms/cm³,本实施例中，所述第一掺杂离子的浓度为1e20atoms/cm³～4e20atoms/cm³。

需要说明的是，如图6所示，形成所述高掺杂区140之后，所述形成方法还包括去除所述第一侧墙130。

本实施例中，通过干法刻蚀去除所述第一侧墙130。在其他实施例中，还可以通过湿法刻蚀去除所述第一侧墙。

请参考图7，在第一侧i的所述高掺杂区140上形成填充所述凹槽120(如图4所示)的外延层150，所述外延层150用于形成晶体管漏区。

需要说明的是，本实施例中，所述第二侧ii具有凹槽120，形成填充所述凹槽120的外延层150的同时，所述形成方法还包括：在第二侧ii的所述高掺杂区140上形成填充所述凹槽120的外延层150。

本实施例中，所述外延层150的材料为单晶硅。

需要说明的是，如果所述外延层150的厚度过小，后续形成的漏区和源区的厚度小，很难与高掺杂区140形成pn结；如果所述外延层150的厚度过大，很难使后续形成的漏区和源区与所述高掺杂区140接触，从而很难形成pn结。因此，所述外延层的厚度在40nm～80nm范围内。本实施例中，所述外延层150的厚度为50nm～60nm。

本实施例中，通过外延生长工艺在栅极结构110两侧的高掺杂区140上形成所述外延层150。

请参考图8，对第一侧i的所述外延层150(如图7所示)进行掺杂形成漏区160，所述漏区160中具有第二掺杂离子。所述第二掺杂离子与所述高掺杂区140内第一掺杂离子的离子类型不同。

需要说明的是，本实施例中，对第一侧i的所述外延层150进行掺杂的同时， 所述形成方法还包括：对第二侧ii的外延层150进行掺杂，在第二侧ii形成源区161。所示源区161中具有第二掺杂离子。

本实施例中，所述第一掺杂离子为p型离子，则所述第二掺杂离子为n型离子，具体的，所述第二掺杂离子为磷离子。在其他实施例中，所述第二掺杂离子为砷离子。

需要说明的是，如果所述第二掺杂离子的浓度过低，漏区160与第一侧i高掺杂区140形成的pn结内建电场较弱，很难降低晶体管的结击穿电压；如果所述第二掺杂离子的浓度过高，结击穿电压不再随掺杂浓度的升高而降低，此外还容易增加工艺难度。因此，本实施例中，所述第二掺杂离子的浓度为5e18atoms/cm³～1e21atoms/cm³

本实施例中，通过对栅极结构110两侧的外延层150进行离子注入形成所述漏区160和源区161，注入离子为所述第二掺杂离子。

具体的，所述离子注入的工艺参数包括：注入剂量为5e13atoms/cm²～5e15atoms/cm²；注入能量为5kev～30kev。

需要说明的是，本实施例中，对第一侧i的所述外延层150进行掺杂形成漏区160的步骤之前，所述半导体结构的形成方法还包括，形成覆盖所述栅极结构110侧壁的第二侧墙131。

所述第二侧墙131用于防止漏区和源区过分靠近所述栅极结构110下方沟道，避免出现漏源穿通。

本实施例中，所述第二侧墙131的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还可以为氮氧化硅。

本实施例中，形成所述第二侧墙131的步骤包括：形成覆盖所述栅极结构110和衬底100的第二侧墙材料层；去除栅极结构110和衬底100上的第二侧墙材料层，保留形成于栅极结构110侧壁表面的第二侧墙材料层，形成第二侧墙131。

本实施例中，通过化学气相沉积工艺形成覆盖所述栅极结构110顶部表面和侧壁及漏区160和源区161的第二侧墙材料层。在其他实施例中，还可 以通过原子层沉积工艺形成覆盖所述栅极结构及衬底的第二侧墙材料层。

本实施中，通过各向异性干法刻蚀去除栅极结构110和衬底100上的第二侧墙材料层。各向异性干法刻蚀在不同方向的刻蚀速率不同，能够去除栅极结构110顶部表面、漏区160和源区161表面的第二侧墙材料层，而保留形成于栅极结构110侧壁表面的第二侧墙材料层形成第二侧墙131。

图9是本发明半导体结构的形成方法另一实施例的结构示意图。

请参考图9，本实施例与前一实施例的相同之处在此不做赘述，不同之处包括：形成所述凹槽220的步骤之后，对所述栅极结构210第一侧a的凹槽220底部衬底200进行离子注入，在凹槽220底部的衬底200内形成高掺杂区240，注入离子包括第一掺杂离子。

本实施例中，对所述栅极结构210第一侧a的凹槽220底部衬底200进行离子注入的同时，所述形成方法还包括：对所述栅极结构210第二侧b凹槽220底部的衬底200进行离子注入，在凹槽220底部的衬底200内形成高掺杂区240。

本实施例中，对所述栅极结构210两侧凹槽200底部的衬底200进行离子注入的步骤中，注入离子还包括第二离子。所述第二离子的晶格常数大于衬底200的晶格常数，能够为衬底200提供纵向压应力，从而为衬底200提供横向拉应力，增加载流子的迁移速率。

本实施例中，所述衬底200的材料为硅，所述第二离子为锗离子。在其他实施例中，所述第二离子还可以为锡离子。

本实施例中，对所述栅极结构210第一侧a的衬底200进行离子注入的工艺参数包括：注入能量为20kev～30kev；注入剂量为1e15atoms/cm²～4e15atoms/cm²。

需要说明的是，以上实施例是以通过对栅极结构210两侧的衬底进行离子注入形成高掺杂区240；在所述高掺杂区240表面形成外延层为例进行说明的。在又一实施例中，形成高掺杂区之后，形成外延层之前，所述形成方法还可以包括：在所述高掺杂区表面形成应力层，所述应力层的表面低于衬底表面；对所述应力层进行掺杂，掺杂离子为第一掺杂离子；在所述应力层表 面形成填充凹槽的外延层。

还需要说明的是，以上在栅极结构210两侧均形成高掺杂区240的实施例仅为一例。在本发明的其它实施例中，也可以仅在所述栅极结构一侧形成高掺杂区。

综上，本发明的半导体结构的形成方法通过在栅极结构第一侧凹槽底部形成高掺杂区，且高掺杂区的第一掺杂离子与漏区的第二掺杂离子的离子类型不同，则所述高掺杂区与漏区形成pn结，所述pn结具有较强的内建电场，能够降低所述pn结的击穿电压，从而降低晶体管的结击穿电压。降低晶体管的结击穿电压能够降低esd保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善esd电路的保护性能。

可选方案中，所述衬底的材料为硅，注入离子包括第二离子，所述第二离子为锗或锡，所述第二离子的晶格常数大于衬底的晶格常数，因此所述第二注入离子能够为衬底提供纵向拉应力，增加衬底中载流子的迁移速率。

进一步，还可以在所述凹槽中形成应力层，所述应力层能够增加衬底中载流子的迁移速率。

进一步，在形成所述高掺杂区之前在所述栅极结构侧壁上形成第一侧墙，所述第一侧墙能够防止高掺杂区过分靠近栅极结构下方衬底，从而能够避免栅极结构第一侧和第二侧高掺杂区穿通。

相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构，所述栅极结构两侧包括第一侧和与第一侧相对的第二侧；位于所述栅极结构第一侧衬底上的高掺杂区，所述高掺杂区具有第一掺杂离子；位于所述栅极结构第一侧高掺杂区上的漏区，所述漏区具有第二掺杂离子；所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

请参考图8，示出本发明半导体结构一实施例的结构示意图。所述半导体结构包括：

衬底100；

位于所述衬底100表面的栅极结构110，所述栅极结构110两侧包括第一 侧i、以及与第一侧i相对的第二侧ii，所述栅极结构110第一侧i衬底100中具有凹槽；

位于所述栅极结构110第一侧i的凹槽底部衬底100表面的高掺杂区140，所述高掺杂区140内具有第一掺杂离子，所述第一高掺杂区140表面低于所述衬底100表面；

位于所述栅极结构110第一侧高掺杂区140上的漏区160，所述漏区160具有第二掺杂离子，所述第而掺杂离子与所述第一掺杂离子的离子类型不同。

以下结合附图对本发明半导体结构进行详细说明。

衬底100，所述衬底100用于为形成半导体结构提供操作平台。本实施例中，所述半导体结构为栅极和源极接地的n型晶体管。

本实施例中，所述衬底100为硅衬底，但是本发明的衬底100并不局限于此，所述衬底100还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。

位于所述衬底100上的栅极结构110，所述栅极结构110两侧包括第一侧i和与第一侧i相对的第二侧ii，所述栅极结构110下方衬底100构成晶体管沟道。

本实施例中，所述栅极结构110包括位于衬底100上的栅介质层(未标示)，所述栅介质层用于实现栅极与衬底100之间的电绝缘；位于所述栅介质层上的栅极(未标示)；位于栅极上的硬掩膜层(未标示)；覆盖所述栅极结构110侧壁的侧墙(未标示)。

需要说明的是，所述半导体结构还包括位于所述沟道两侧的轻掺杂区111。所述轻掺杂区111为非晶区，能够减少后续形成的漏源区掺杂离子向栅极结构110下方沟道扩散，降低漏源区穿通的可能性。

本实施例中，所述半导体结构为n型晶体管，则所述轻掺杂漏区具有掺杂离子砷。

此外，所述半导体结构还包括位于衬底100中的阱区。

本实施例中，所述晶体管为n型晶体管，所述阱区为p阱。所述阱区中 具有p型离子，具体的，本实施例中，所述阱区具有硼离子。

位于所述栅极结构110第一侧i凹槽底部的衬底100表面的高掺杂区140，所述高掺杂区140具有第一掺杂离子。

位于所述栅极结构110第一侧i高掺杂区140上的漏区160，所述漏区160具有第二掺杂离子。所述第二掺杂离子与所述第一掺杂离子的离子类型不同。

所述高掺杂区140中第一掺杂离子的浓度较大，且所述第一掺杂离子与漏区中第二掺杂离子的离子类型不同，因此，所述高掺杂区140与所述漏区形成pn结。高掺杂离子浓度的高掺杂区140与漏区能够形成较高强度的内建电场，从而降低所述pn结的击穿电压，进而降低所形成晶体管的结击穿电压。

需要说明的是，所述半导体结构还包括位于所述第二侧ii凹槽底部衬底100表面的高掺杂区140。

本实施例中，所述第一掺杂离子为p型离子，具体的，所述第一掺杂离子为硼离子或铟离子。

本实施例中，高掺杂区140的晶格常数大于衬底100的晶格常数，能够在纵向上为衬底100提供压应力，从而在横向上为衬底100提供拉应力，进而增加沟道载流子的迁移速率。

本实施例中，所述衬底100为硅衬底，所述高掺杂区140的材料为含有硼离子的硅锗。在其他实施例中，所述高掺杂区的材料还可以为含有硼离子的硅锡。

本实施例中，如果所述高掺杂区140的厚度过小，很难与漏区160形成pn结，从而很难降低晶体管的结击穿电压；如果所述高掺杂区140的厚度过大，容易增加工艺难度。因此，具体的，所述高掺杂区140的厚度为10nm～40nm，本实施例中，所述高掺杂区140的厚度为15nm～20nm。

需要说明的是，如果所述第一掺杂离子的浓度过小，很难起到降低晶体管结击穿电压的作用；如果所述第一掺杂离子的浓度过大，对载流子的散射作用较大，容易降低载流子的迁移速率。具体的，所述第一掺杂离子的掺杂浓度为1e20atoms/cm³～1e21atoms/cm³。本实施例中，所述第一掺杂离子的浓 度为1e20atoms/cm³～3e20atoms/cm³。

需要说明的是，所述半导体结构还包括：位于所述栅极结构110第二侧ii高掺杂区140上的源区161。

本实施例中，所述第一掺杂离子为p型离子，则所述第二掺杂离子为n型离子，具体的，所述第二掺杂离子为磷离子。在其他实施例中，所述第二掺杂离子为砷离子。

需要说明的是，如果所述第二掺杂离子的浓度过低，漏区160与第一侧i高掺杂区140形成的pn结内建电场较弱，很难降低晶体管的结击穿电压；如果所述第二掺杂离子的浓度过高，结击穿电压不再随掺杂浓度的升高而降低，此外还容易增加工艺难度。因此，本实施例中，所述第二掺杂离子的浓度为5e18atoms/cm³～1e20atoms/cm³。

需要说明的是，如果所述漏区160和源区161的厚度过小，很难与高掺杂区140形成pn结；如果所述漏区160和源区161的厚度过大，容易增加工艺难度。因此，本实施例中，所述漏区160和源区161的厚度为50nm～60nm。

需要说明的是，所述半导体结构还包括：覆盖所述栅极结构110侧壁的第二侧墙131。

所述第二侧墙131用于使漏区160和源区161远离所述栅极结构110下方沟道，避免出现漏源区穿通。

本实施例中，所述第二侧墙131的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还可以为氮氧化硅。

需要说明的是，栅极结构110两侧均具有高掺杂区140的实施例仅为一例，在其他实施例中，所述半导体结构还可以仅在栅极结构一侧具有凹槽，且仅在栅极结构一侧的凹槽底部衬底表面具有高掺杂区。

综上，本发明的半导体结构中，所述漏区下方具有高掺杂区，所述高掺杂区中的第一掺杂离子与漏区第二掺杂离子的离子类型不同。所述漏区与第二侧高掺杂区形成pn结，所述pn结具有较强的内建电场，能够降低所述pn结的结击穿电压，从而降低半导体结构的结击穿电压。半导体结构结击穿电 压的降低能够减小esd保护电路的开启电压，使被保护电路中的静电得以充分释放，从而能够改善esd电路的保护性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。