MOS变容管以及包括MOS变容管的半导体集成设备的制作方法

本申请要求于2015年9月9日向韩国知识产权局提交的韩国专利申请序列号10-2015-0127676的优先权，其前述内容通过引用全部并入本文。

技术领域

本发明的各个实施例总体上涉及半导体设备，并且尤其是变容管以及包括变容管的半导体集成设备。

背景技术：

电容器已经应用于不同的集成电路，而变容管已经用于电子电路的一些应用领域。变容管，也称为可变电容器，具有可调的电容值。例如，可以通过改变施加于变容管的两个端子之间的电压来控制或改变变容管的电容值。变容管可以用于模拟电路或数字电路以便于其他电路的参数调节。

变容管可实施成具有金属-氧化物-半导体(MOS)结构或PN结结构。具有MOS结构的变容管(以下称为MOS变容管)具有与MOS制造工艺相兼容的优势。例如，可以使用与金属-氧化物-半导体场效应晶体管(MOSFET)的制造所用的相同的工艺形成MOS变容管而无需额外的单元过程。而且，本领域公知的是，与具有PN结结构的变容管相比，MOS变容管通常具有较宽的调节范围和较高的品质(Q)因数。

技术实现要素：

各个实施例涉及MOS变容管以及包括MOS变容管的半导体集成设备。

根据一个实施例，MOS变容管包括：第一N型结区和第二N型结区，第一N型结区和第二N型结区通过通道区相互间隔开；栅绝缘层，其设置在通道区上；栅电极，其设置在栅绝缘层上；以及N型阱区，其包括通道区，并围绕第一和第二N型结区。N型阱区在通道区内具有最大杂质浓度。

根据另一个实施例，MOS变容管包括：第一N型结区和第二N型结区，第一N型结区和第二N型结区通过通道区相互间隔开；栅绝缘层，其设置在通道区上；栅电极，其设置在栅绝缘层上；第一N型阱区，其包括通道区，并围绕第一和第二N型结区；以及第二N型阱区和第三N型阱区，第二N型阱区和第三N型阱区设置在第一N型阱区内而包括通道区。

根据另一个实施例，半导体集成设备包括P型半导体区、横向双扩散MOS(LDMOS) 晶体管和MOS变容管。LDMOS晶体管包括：N型源区和N型漏区，N型源区和N型漏区设置在P型半导体区的第一区的上部区域内；第一N型漂移区和第二漂移区，第一N型漂移区和第二漂移区设置在P型半导体区的上部区域内而围绕N型漏区；以及P型阱区，其设置在P型半导体区的上部区域内而围绕N型源区。第一栅绝缘层设置在P型阱区、P型半导体区和第二漂移区上。第一栅电极设置在第一栅绝缘层上。MOS变容管包括：第一N型结区和第二N型结区，第一N型结区和第二N型结区设置在P型半导体区的第二区的上部区域内而通过通道区相互间隔开；N型阱区，其设置在P型半导体区的上部区域内而包括通道区，并围绕第一和第二N型结区；第二栅绝缘层，其设置在通道区上；以及第二栅电极，其设置在第二栅绝缘层上。N型阱区在通道区内具有最大杂质浓度。

根据另一个实施例，半导体集成设备包括P型半导体区、齐纳二极管和MOS变容管。齐纳二级管包括：第一P型接触区和N型接触区，第一P型接触区和N型接触区设置在P型半导体区的第一区的上部区域内而相互间隔开；N型埋层，其设置在P型半导体区之下；N型深阱区，其设置在P型半导体区内、位于N型埋层上；N型汇集区，其设置在第一P型接触区和N型埋层之间；以及N型结区，其设置在P型半导体区内而接触N型深阱区并围绕N型接触区。MOS变容管包括：第一N型结区和第二N型结区，第一N型结区和第二N型结区设置在P型半导体区的第二区的上部区域内而通过通道区相互间隔开；N型阱区，其设置在P型半导体区的上部区域内而包括通道区并围绕第一和第二N型结区；栅绝缘层，其设置在通道区上；以及栅电极，其设置在栅绝缘层上。N型阱区在通道区内具有最大杂质浓度。

附图说明

通过考虑附图和所附的详细说明，对于本发明所属技术领域的技术人员而言，本发明的不同的实施例将是更加显而易见的，其中：

图1是示出了根据本发明的一个实施例的MOS变容管的截面图。

图2是示出了根据本发明的一个实施例的MOS变容管的N型阱区的杂质浓度分布的曲线图。

图3是示出了根据本发明的一个实施例的MOS变容管的强累积模式操作的截面图。

图4是示出了根据本发明的一个实施例的MOS变容管的强耗尽模式操作的截面图。

图5是示出了根据本发明的一个实施例的MOS变容管的C-V曲线图。

图6是示出了根据本发明的另一个实施例的MOS变容管的截面图。

图7是示出了根据本发明的一个实施例的包括MOS变容管的半导体集成设备的截 面图。

图8是示出了根据本发明的另一个实施例的包括MOS变容管的半导体集成设备的截面图。

具体实施方式

一般而言，MOS变容管可以制成为具有宽的调节范围。MOS变容管的调节范围可以定义为MOS变容管的最大电容值(Cmax)与电容最小值(Cmin)的比率。然而，在一些应用领域，可能需要具有相对窄的调节范围的MOS变容管。在本发明的各个实施例中，可以适当地控制N型阱区的杂质浓度从而减小MOS变容管的调节范围，这种MOS变容管将N型阱区用作MOS变容管的块体区。

将理解的是，虽然在此可以使用术语第一、第二、第三等以便描述不同的元件，但是这些元件不应受限制于这些术语。这些术语仅用于将一个元件与另一个元件区分开来。因此，在一些实施例中的第一元件可能在其它实施例中被称为第二元件而不背离本发明的教导。

也将理解的是，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”、“下面”、“侧”或是“旁边”时，该元件可以是直接接触另一个元件，或者至少有一个中介元件位于其间。因此，在此使用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下面”、“侧”、“旁边”等等术语仅用于描述两个元件的位置关系，而不意图于限制本发明的范围。

还将理解的是，当一个元件被称为与另一个元件“相连接”或“相耦合”时，该元件可以直接与另一元件相连接或相耦合，或者可以存在中介元件。相反地，当一个元件被称为与另一个元件“直接连接”或“直接耦合”时，不存在中介元件。

现在参考图1，提供了根据本发明的一个实施例的MOS变容管100的横截面图示。MOS变容管100可以包括具有第一导电性的阱区130，例如，N型阱区。具有第一导电性的第一结区141和具有第一导电性的第二结区142(例如，第一N型结区141和第二N型结区142)可以设置在N型阱区130的上部区域。第一和第二结区可以相互间隔开。第一和第二N型结区141和142中的每一个的杂质浓度可以高于N型阱区130的杂质浓度的最大值。在一个实施例中，第一和第二N型结区141和142中的每一个可具有轻掺杂漏极(LDD)结构。在第一和第二N型结区141和142之间的N型阱区130的上部区域可以定义为通道区143。栅绝缘层140可以设置在通道区143上。在一个实施例中，栅绝缘层140可以包括氧化层。栅电极150可以设置在栅绝缘层140上。在一个实施例中，栅电极150可以包括掺杂有N型杂质的多晶硅层。栅间隔件160可以分别地设置在栅电极150的两个侧壁上。在一个实施例中，每个栅间隔件160可以包括氧化层或氮化 层。

N型阱区130可以设置在P型半导体区120的上部区域内。在一个实施例中，P型半导体区120可以是外延层。或者，P型半导体区120可以是结区。P型半导体区120可以设置在衬底110上。衬底110可以具有P型导电性。P型阱区170可以设置在P型半导体区120的上部区域内。P型阱区170可以与N型阱区130间隔开。沟槽绝缘层180可以设置在N型阱区130和P型阱区170之间。P型接触区144可以设置在P型阱区170的上部区域中。

栅电极150可以通过第一互连线191电连接到栅端子G。第一和第二N型结区141和142可以分别地通过第二和第三互连线192和193电连接到块体端子B。P型接触区144可以通过第四互连线194电连接到衬底端子SUB。

图2是示出了根据本发明的一个实施例的MOS变容管的N型阱区的杂质浓度分布的曲线图。例如，可以图示说明图1的MOS变容管100的N型阱区130的杂质浓度分布。在图2的曲线图中，横坐标(或水平轴)代表N型阱区130的结深，而纵坐标(或垂直轴)代表N型阱区130的杂质浓度。

参考图1和图2，N型阱区130可以分为第一区201和第二区202，第一区201分布在从N型阱区130的顶表面至具有第一深度D的位置，第二区202分布在从具有第一深度D的位置至N型阱区130的底表面。第一深度D可以与图1的通道区143的厚度相当。例如，具有第一深度D的位置可以相当于通道区143的底表面所位于的位置。随着N型阱区130的结深自N型阱区130的顶表面增加，N型阱区130的杂质浓度可以逐渐地增加，并且可在N型阱区130的浅于第一深度D的特定位置处具有最大浓度CONmax。此外，随着N型阱区130的结深自具有最大浓度CONmax的位置增加到具有第一深度D的位置，N型阱区130的杂质浓度可以逐渐地减小。另外，随着N型阱区130的结深在第二区202内的增加，N型阱区130的杂质浓度可以逐渐地减小。例如，N型阱区130可以具有缓变的杂质浓度分布，即，随着N型阱区130的结深从具有最大浓度CONmax的位置增加到N型阱区130的底表面，N型阱区130的杂质浓度逐渐地减小。

可以通过执行至少三次离子注入工艺获得N型阱区130的浓度分布。在图2中，由附图标记220指示的曲线表示通过执行一次离子注入工艺形成的N型阱区130的浓度分布。在这种情况下，N型阱区130的杂质浓度的变化相对小，并且N型阱区130的杂质浓度的最大值也相对低。由附图标记230指示的曲线表示通过执行两次离子注入工艺形成的N型阱区130的浓度分布。在这种情况下，与具有曲线220所示的杂质浓度分布的N型阱区130相比，通过执行两次离子注入工艺形成的N型阱区130的杂质浓度的变化相对校大。而且，与具有曲线220所示的杂质浓度分布的N型阱区130相比，通过执 行两次离子注入工艺形成的N型阱区130的杂质浓度的最大值也相对校高。然而，与具有由曲线210标绘的杂质浓度分布的N型阱区130相比，通过执行两次离子注入工艺形成的N型阱区130的杂质浓度的变化相对校小，并且，与具有由曲线210标绘的杂质浓度分布的N型阱区130相比，通过执行两次离子注入工艺形成的N型阱区130的杂质浓度的最大值也相对较低。具有杂质浓度分布210的N型阱区130可以通过执行至少三次离子注入工艺获得。

在一个实施例中，用于形成N型阱区130的注入工艺可以包括第一离子注入工艺、第二离子注入工艺和第三离子注入工艺。第一离子注入工艺可相当于形成通常的N型阱区的离子注入工艺。利用第一离子注入工艺形成的N型阱区130可具有杂质浓度分布220。第二离子注入工艺可与用于形成通常的N型阱区的第一离子注入工艺不同。在一个实施例中，第二离子注入工艺可以是用于形成的N型漂移区的离子注入工艺。第二离子注入工艺可以用于单个漂移区或多个N型漂移区的形成。在进行第一和第二离子注入工艺之后，N型阱区130可以具有杂质浓度分布230。第三离子注入工艺也可与用于形成通常的N型阱区的第一离子注入工艺不同。在一个实施例中，第三离子注入工艺可以是用于形成的N型汇集区的注入工艺。在执行第一、第二和第三离子注入工艺之后，N型阱区130可具有杂质浓度分布210。第一至第三离子注入工艺的执行顺序可以不同。通过第二离子注入工艺添加到N型阱区的杂质剂量可以低于通过第一离子注入工艺添加的杂质剂量。通过第三离子注入工艺添加到N型阱区的杂质剂量可以高于通过第一和第二离子注入工艺添加的杂质剂量。在一个实施例中，通过第二离子注入工艺添加到N型阱区的杂质剂量可以高于通过第一离子注入工艺添加的杂质量，而通过第三离子注入工艺添加的杂质剂量可以高于通过第一离子注入工艺添加的杂质量。

图3和图4是示出了根据本发明的一个实施例的MOS变容管的操作的截面图。例如，图3和图4的操作可以是图1的MOS变容管100分别在强累积模式和强耗尽模式下的操作。在图3和图4中，图1所用的相同的附图标记代表相同的元件。

参考图3，可以将正的栅电压+Vg施加于栅端子G，而可以将地电压GND施加于块体端子B和衬底端子SUB。由于栅电极150掺杂有具有与N型阱区130相同的导电性的杂质，因此，包括栅电极150、栅绝缘层140和N新阱区130的MOS结构的平带电压VFB可以接近于零电压。因而，如果将正的栅电压+Vg施加于栅端子G而块体端子B是地电压，则MOS变容管100可以强累积模式操作。例如，电子从N型阱区130以及第一和第二N型结区141和142被引入到通道区143。因此，引入到通道区143的电子可以形成累积层310。累积层310可以起到MOS变容管100的下电极的作用。如果引入到通道区143的电子的数量达到最大值，则MOS变容管100可具有最大电容值。在这种强累积模式下，MOS变容管100的最大电容值可以与仅由栅绝缘层140决定的栅绝缘 电容值Cox相当。

参考图4，可以将负的栅电压-Vg施加于栅端子G，而可以将地电压GND施加于块体端子B和衬底端子SUB。在以上所述的偏压条件下，MOS变容管100可以工作于强耗尽模式。例如，耗尽层320可以形成在N型阱区130内、位于第一和第二N型结区141和142之间。当耗尽层320获得最大的耗尽宽度时，MOS变容管100具有最小电容值。因此，在这种强耗尽模式下，MOS变容管100的最小电容值可以取决于栅绝缘层140和耗尽层320。例如，MOS变容管100的最小电容值可以由栅绝缘层140的电容值Cox和耗尽层320的电容值Cd决定。因此，通过将施加于栅电极150的栅电压从正的栅电压+Vg改变为负的栅电压-Vg，MOS变容管100的电容值可以从最大电容值变化为最小电容值。

图5是示出了根据本发明的一个实施例的MOS变容管的C-V曲线图。例如，图5的MOS变容管可以是图1的MOS变容管100。图5的MOS变容管100的C-V曲线与通常的MOS变容管的C-V曲线相比较。

在图5的曲线图中，横坐标代表在MOS变容管100的栅端子G和块体端子B之间的栅电压Vgb，而纵坐标代表MOS变容管100和通常的MOS变容管的电容值C。由附图标记410指示的曲线表示MOS变容管100的C-V特性，而由附图标记420指示的曲线表示通常的MOS变容管的C-V特性。MOS变容管100和通常的MOS变容管的调节范围可以从图5的曲线图中获得。图5的通常的MOS具有杂质浓度均匀分布的N型阱区。因此，通常的MOS变容管在N型阱区的杂质浓度分布方面与MOS变容管100不同。当将第一栅电压+Vgb1施加在栅端子G和块体端子B之间时，通常的MOS变容管可以显示出最大电容值Cmax，而随着栅电压Vgb的降低，通常的MOS变容管的电容值C会减小。随后，如果第二栅电压-Vgb2施加在栅端子G和块体端子B之间时，通常的MOS变容管可以显示出最小电容值Cmin2。因此，通常的MOS变容管的调节范围可以取决于最大电容值Cmax和最小电容值Cmin2之间的电容差ΔC2。同时，根据图1至4所述的MOS变容管100可以具有与通常的MOS变容管相同的最大电容值Cmax。然而，当将第二栅电压-Vgb2施加在栅端子G和块体端子B之间时，MOS变容管100可以显示出的最小电容值Cmin1高于通常的MOS变容管的最小电容值Cmin2。MOS变容管100的调节范围可以取决于最大电容值Cmax和最小电容值Cmin1之间的电容差ΔC1。因此，MOS变容管100的调节范围可小于通常的MOS变容管的调节范围。电容差ΔC1小于电容差ΔC2的原因是因为N型阱区130的上部区域(即，通道区143)的杂质浓度高于N型阱区130的其它区域的杂质浓度。即，电容差ΔC1小于电容差ΔC2的原因是因为N型阱区130的上部区域(即，通道区143)的杂质浓度高于通常的MOS变容管中所包括的N型阱区的上部区域(充当通道区)的杂质浓度。因此，通过设计N 型阱区130，从而使N型阱区130内的通道区143的杂质浓度具有最大杂质浓度，MOS变容管100可以显示出的调节范围小于通常的MOS变容管的调节范围。

图6是示出了根据本发明的另一个实施例的MOS变容管500的截面图。参考图6，MOS变容管500可以包括第一N型阱区531，第二N型阱区532和第三N型阱区533。第一、第二和第三N型阱区531、532和533可以设置在P型半导体区520的上部区域内。在一个实施例中，P型半导体区520可以是外延层。或者，P型半导体区520可以是结区。P型半导体区520可以设置在衬底510上。衬底510可以具有P型导电性。P型阱区570可以设置在P型半导体区520的上部区域内。P型阱区570可以与第一N型阱区531间隔开。沟槽绝缘层580可以设置在第一N型阱区531和P型阱区570之间。

第二N型阱区532可以设置为与第一N型阱区531的一部分相重叠。第三N型阱区533可以设置为与第二N型阱区532的一部分相重叠。第二N型阱区532的宽度可以小于第一N型阱区531的宽度。因此，第二N型阱区532的侧壁可以至少部分地被第一N型阱区531所围绕。第二N型阱区532的结深可以大于第一N型阱区531的结深。因此，第二N型阱区532的下部可以从第一N型阱区531的底表面突出到P型半导体区520内。第三N型阱区533的宽度可以小于第二N型阱区532的宽度。因此，第三N型阱区533的侧壁可以至少部分地被第二N型阱区532所围绕。第三N型阱区533的结深可以大于第二N型阱区532的结深。因此，第三N型阱区533的下部可以从第二N型阱区532的底表面突出到P型半导体区520内。

第一和第二N型结区541和542可以设置在第一N型阱区531的上部区域，并且通过通道区543相互间隔开。第一N型结区541的侧壁可以与第二N型阱区532的侧壁的上部相接触。第二N型结区542的侧壁可以与位于第一N型结区541对面的第二N型阱区532的侧壁的上部相接触。第一和第二N型结区541和542中的每一个的杂质浓度可以高于第一、第二和第三N型阱区531、532和533的杂质浓度。

在一个实施例中，第一N型阱区531的杂质浓度可以高于第二N型阱区532的杂质浓度，而第三N型阱区533的杂质浓度可以高于第一N型阱区531的杂质浓度。因此，在第三N型阱区533内的通道区543的杂质浓度可以高于在第二N型阱区532内的通道区543的杂质浓度。可以执行用于形成第一、第二和第三N型阱区531、532和533的第一至第三离子注入工艺，以便使第一至第三离子注入工艺的投影范围(Rp)位于通道区543内。在这种情况下，即便在执行阱驱工艺从而扩散和激活杂质离子之后，包括扩散和激活的杂质离子的阱区也可以在通道区543内显示出最大浓度，并且，阱区的杂质浓度可以逐渐地从通道区543向P型半导体区520减小。

栅绝缘层540可以设置在通道区543上、位于第一和第二N型结区541和542之间。在一个实施例中，栅绝缘层540可以包括氧化层。栅电极550可以设置在栅绝缘层540 上。在一个实施例中，栅电极550可以包括掺杂有N型杂质的多晶硅层。栅间隔件560可以分别地设置在栅电极550的两个侧壁上。在一个实施例中，每个栅间隔件560可以包括氧化层或氮化层。

P型接触区544可以设置在P型阱区570的上部区域内。栅电极550可以通过第一互连线591电连接到栅端子G。第一和第二N型结区541和542可以分别地通过第二互连线592和第三互连线593电连接到块体端子B。P型接触区544可以通过第四互连线594电连接到衬底端子SUB。

MOS变容管500的操作可以与图3和图4所述的MOS变容管100的操作相同。MOS变容管500可以具有与图5所示的曲线410相似的C-V曲线。例如，通过设计包括第一至第三N型阱区531、532和533的N型阱区，从而使N型阱区在通道区543内具有最大杂质浓度，MOS变容管500可显示出的调节范围小于通常的MOS变容管的调节范围。

图7是示出了根据本发明的一个实施例的包括MOS变容管600B的半导体集成设备600的截面图。

参考图7，半导体集成设备600可以配置为包括横向双扩散MOS(LDMOS)晶体管600A和MOS变容管600B。LDMOS晶体管600A和MOS变容管600B可以分别地设置在衬底610的第一和第二区601和602上。P型半导体区620可以设置在衬底610上。在一个实施例中，P型半导体区620可以是外延层。或者，P型半导体区620可以是通过将P型杂质离子注入衬底610的上部区域形成的结区。N型埋层(NBL)612可以设置在衬底610和P型半导体区620之间。N型埋层612可以设置在衬底610的第一区601上。例如，N型埋层612可以不设置在衬底610的第二区602上，而是设置在衬底610的第一区601上。N型埋层612可以通过使以相对高的剂量注入在衬底610和P型半导体区620之间的界面区中的杂质离子扩散而形成。

N型深阱区(DNW)631可以设置在位于衬底610的第一区601上的P型半导体区620的一部分内。N型深阱区631可以从P型半导体区620的顶表面向衬底610延伸，直至接触N型埋层612。第一N型阱区(NW1)632可以设置在N型深阱区631的上部区域内。N型接触区633可以设置在第一N型阱区632的上部区域内。N型接触区633可以电连接到阱偏压端子NWB。施加于阱偏压端子NWB的偏压可以通过N型接触区633、第一N型阱区632和N型深阱区631传递到N型埋层612。第一P型阱区(PW1)634可以设置在P型半导体区620的上部区域。第一P型阱区634可以设置为与第一N型阱区632和N型深阱区631以预定的距离间隔开。沟槽绝缘层680可以设置在第一P型阱区634和第一N型阱区632之间。第一P型接触区635可以设置在第一P型阱区634的上部区域内。第一P型接触区635可以电连接到阱偏压端子PWB。施加于阱偏压 端子PWB的偏压可以通过第一P型接触区635和第一P型阱区634传递到P型半导体区620。

第二P型阱区(PW2)636和N型漂移区637可以设置在P型半导体区620的上部区域内，从而通过第一通道区638相互间隔开。N型源区641和第二P型接触区642可以设置在第二P型阱区636的上部区域内。N型源区641可以设置为通过第二通道区639与第一通道区638间隔开。N型源区641的侧壁可以接触第二P型接触区642的侧壁。N型源区641和第二P型接触区642可以电连接到源端子S。施加于源端子S的偏压——例如地电压——可以通过第二P型接触区642供应到N型源区641和第二P型阱区636。N型漂移区637可以包括第一N型漂移区637a和第二N型漂移区637b。第二N型漂移区637b的侧壁可以接触第一通道区638，而与第一通道区638相对的第二N型漂移区637b的另一个侧壁可以接触第一N型漂移区637a的侧壁。沟槽绝缘层680可以延伸至位于第一N型漂移区637a和第一P型阱区634之间。在一个实施例中，第一N型漂移区637a的杂质浓度可以高于第二N型漂移区637b的杂质浓度。N型漏区643可以设置在第一N型漂移区637a的上部区域内。N型漏区643可以电连接到漏端子D。施加于漏端子D的偏压——例如漏电压——可以供应到N型漏区643。

第一栅绝缘层651可以设置在第一和第二通道区638和639以及第二N型漂移区637b上。在一个实施例中，第一栅绝缘层651可以包括氧化层。第一栅电极661可以设置在第一栅绝缘层651上。在一个实施例中，第一栅电极661可以包括掺杂多晶硅层。第一栅间隔件671可以分别地设置在第一栅电极661的两个侧壁上。在一个实施例中，每个第一栅间隔件671可以包括氮化层。第一栅电极661可以电连接到第一栅端子G1。如果将高于一特定的正电压的栅电压通过第一栅端子G1施加于第一栅电极661，通道反型层可以形成在第一和第二通道区638和639内，在漏端子D和源端子S之间形成电流通路。

第二N型阱区(NW2)644可以设置在P型半导体区620的上部区域内、位于衬底610的第二区602上。沟槽绝缘层680可以在第二N型阱区644和第一N型阱区632之间延伸。第一和第二N型结区645和646可以设置在第二N型阱区644的上部区域内，并且通过通道区647相互间隔开。第一和第二N型结区645和646可以电连接到块体端子B。第二栅绝缘层652可以设置在通道区647上。在一个实施例中，第二栅绝缘层652可以包括氧化层。第二栅电极662可以设置在栅绝缘层652上。在一个实施例中，第二栅电极662可以包括掺杂有N型杂质的多晶硅层。第二栅间隔件672可以分别地设置在第二栅电极662的两个侧壁上。在一个实施例中，每个第二栅间隔件672可以包括氮化层。第二栅电极662可以电连接到第二栅端子G2。

构成包括在半导体集成设备600中的MOS变容管600B的第二N型阱区644可以 具有与图2所示的曲线210相似的浓度分布。例如，第二N型阱区644可以在通道区内647显示出最大杂质浓度，并且第二N型阱区644的杂质浓度可以从通道区647向P型半导体区620逐渐地减小。因此，如图5所述，MOS变容管600B的调节范围可以小于通常的MOS变容管的调节范围。可以利用多次注入工艺形成第二N型阱区644。例如，可以利用用于形成第一N型漂移区637a的第一注入工艺、用于形成第二N型漂移区637b的第二注入工艺和用于形成第一N型阱区632的第三注入工艺来形成第二N型阱区644。

图8是示出了根据本发明的另一个实施例的包括MOS变容管700B的半导体集成设备700的截面图。

参考图8，半导体集成设备700可以配置为包括齐纳二极管700A和MOS变容管700B。齐纳二极管700A和MOS变容管700B可以分别地设置在衬底710的第一和第二区701和702上。P型半导体区720可以设置在衬底710上。在一个实施例中，P型半导体区720可以是外延层。或者，P型半导体区720可以是通过将P型杂质离子注入衬底710的上部区域而形成的结区。N型埋层(NBL)712可设置在衬底710与P型半导体区720之间。N型埋层712可以不设置在衬底710的第二区702，而是设置在衬底710的第一区701上。N型埋层712可以通过使以相对高的剂量注入到位于衬底710和P型半导体区720之间的界面区中的杂质离子扩散而形成。N型深阱区DNW 731可以设置在N型埋层712上。N型深阱区731的底表面可以接触N型埋层712的顶表面。

第一P型接触区741可以设置在P型半导体区720的上部区域内、位于衬底710的第一区701上。第一P型接触区741可以电连接到齐纳二极管700A的阳极端子A。N型汇集区742可以设置在第一P型接触区741和N型深阱区731之间。N型汇集区742的顶表面和底表面可以分别地接触第一P型接触区741的底表面和N型埋层712的顶表面。N型汇集区742的侧壁可以接触N型深阱区731。N型结区743可以设置在P型半导体区720的上部区域内。N型结区743的底表面可以接触N型深阱区731的顶表面。N型接触区744可以设置在N型结区743的上部区域内。沟槽绝缘层780可以在N型接触区744和第一P型接触区741之间延伸。N型接触区744可以电连接到齐纳二极管700A的阴极端子C。在阳极端子A和阴极端子C之间可以设置PN结结构。如果将反向偏压施加于PN结结构，在击穿现象发生之前，只有泄漏电流可以流经PN结结构。然而，如果将一高于齐纳击穿电压的反向偏压施加于PN结结构，会有大电流从阴极端子C流向阳极端子A。

P型阱区(PW)745可以设置在P型半导体区720的上部区域内。沟槽绝缘层780可以在P型阱区745和N型结区743之间延伸。第二P型接触区746可以设置在P型阱区745的上部区域内。第二P型接触区746可以电连接到阱偏压端子PWB。施加于阱偏压端子PWB的偏压可以通过第二P型接触区746和P型阱区745供应到P型半导体区 720。

N型阱区(NW)747可以设置在P型半导体区720的上部区域内、位于衬底710的第二区702上。沟槽绝缘层780可以在N型阱区747和P型阱区745之间延伸。第一和第二N型结区748和749可以设置在N型阱区747的上部区域内，并且通过通道区790相互间隔开。第一和第二N型结区748和749可以电连接到块体端子B。栅绝缘层750可以设置在通道区790上。在一个实施例中，栅绝缘层750可以包括氧化层。栅电极760可以设置在栅绝缘层750上。在一个实施例中，栅电极760可以包括掺杂有N型杂质的多晶硅层。栅间隔件770可以分别地设置在栅电极760的两个侧壁上。在一个实施例中，每个栅间隔件770可以包括氮化层。栅电极760可以电连接到栅端子G。

构成包括在半导体集成设备700中的MOS变容管700B的N型阱区747可以具有与图2所示的曲线210相似的浓度分布。例如，N型阱区747可以在通道区内790显示出最大杂质浓度，并且N型阱区747的杂质浓度可以从通道区790向P型半导体区720逐渐地减小。因此，如图5所述，MOS变容管700B的调节范围可以小于通常的MOS变容管的调节范围。可以利用多个注入工艺步骤形成N型阱区747。例如，可以利用用于形成N型汇集区742的第一注入工艺、用于形成N型结区743的第二注入工艺和用于形成通常的N型阱区747的第三注入工艺来形成N型阱区747。

出于说明的目的，以上已经公开了本发明的实施例。本领域技术人员将领会的是，不背离所附的权利要求所公开的本发明的范围和精神，可以进行各种修改、补充和替换。