静电保护电路以及半导体集成电路装置的制造方法
【技术领域】
[0001 ] 本发明涉及一种从ESD(Electro-Static Discharge:静电的放电)中对半导体集成电路装置的内部电路进行保护的静电保护电路。而且，本发明还涉及一种内置了这种静电保护电路的半导体集成电路装置。
【背景技术】
[0002]在半导体集成电路装置中，为了防止由人体或输送器件所携带的静电被施加到内部电路上所导致的内部电路的破坏，而设置了静电保护电路。例如，将静电保护电路连接在供给高电位侧的电源电位的第一端子与供给低电位侧的电源电位的第二端子之间。当通过静电的放电而将正电荷施加于第一端子上时，由于正电荷经由静电保护电路而被放到第二端子上，因此不会向内部电路施加过大的电压，从而能够防止内部电路的破坏。
[0003]作为相关的技术，在专利文献I的图9中，图示了一种被连接在第一电源线与第二电源线之间的现有的静电放电保护电路。该静电放电保护电路具备:时间常数电路101，其由被串联连接在第一电源线与第二电源线之间的电阻以及电容器构成;放电电路，其由被连接在第一电源线与第二电源线之间的N沟道晶体管102构成;变换器103?105，其为三级，且输入侧与电阻和电容器之间的连接节点连接，输出侧与晶体管102的栅极连接。
[0004]在该静电放电保护电路中，在正电荷被施加到第一电源线上的情况下，如果第一电源线的电位的上升时间短于与时间常数电路1I的时间常数相对应的时间，则电阻与电容器之间的连接节点的电位将变为低电平。电阻与电容器之间的连接节点的电位，在与时间常数电路101的时间常数相对应的期间内被维持在低电平上。在该期间内，晶体管102的栅极变为高电平，晶体管102成为导通状态。由此，被施加在第一电源线上的正电荷向第二电源线放出，从而保护了内部电路。
[0005]如此，在专利文献I的图9所示的静电放电保护电路中，根据一个时间常数电路101的时间常数而决定了放电工作的开始条件与结束条件。因此，如果以仅在施加电压急剧上升的情况下开始进行放电工作的方式来设定时间常数，则放电工作的持续时间有可能变得不充分。另一方面，如果以确保充分的放电工作的持续时间的方式来设定时间常数，则在电源接通时在电源电压上升之际静电放电保护电路有可能会发生误动作。
[0006]此外，在专利文献I的图9所示的静电放电保护电路中，电流从第一电源线与第二电源线之间的电压低于内部电路的最小工作电压的工作区域起开始流向晶体管102。因此，如果在电源接通时在电源电压上升之际静电放电保护电路进行了工作，则内部电路有可能会发生误动作。这种的静电放电保护电路需要以对电源接通时的电源电压的上升时间加以限制的方式来使用。
[0007]而且，在专利文献2中公开了一种如下的静电放电保护电路，所述静电放电保护电路能够通过简单的电路结构而以使由静电放电所放出的电荷没有剩余的方式使之充分放电。该静电放电保护电路具备触发电路和放电电路，所述触发电路包括在第一线与第二线之间并联连接的第一电路以及第二电路，所述放电电路包括晶体管，所述晶体管被连接于第一线与第二线之间，且栅极与触发电路的预定的连接节点直接或间接连接，并且通过栅极电位的变化而导通。
[0008]第一电路包括在第一线与第二线之间串联连接的第一阻抗元件以及电容器元件、和与第一阻抗元件串联连接且与电容器元件并联连接的第一导电型的第一晶体管。第二电路包括在第一线与第二线之间串联连接的第二导电型的第二晶体管和第二阻抗元件。第二晶体管的栅极与第一阻抗元件和电容器元件之间的第一节点连接，第一晶体管的栅极与第二晶体管和第二阻抗元件之间的第二节点连接，预定的连接节点为第一节点或第二节点。
[0009]在该静电放电保护电路中，当通过静电的放电而使第二晶体管暂时成为导通状态时，在第一线的电位高于第二线的电位的状态下第二晶体管将继续保持导通状态，而与CR时间常数无关，并且放电电路将通过静电的放电而被施加在第一线上的电荷向第二线放出。但是，如果在电源接通时在电源电压上升之际静电放电保护电路发生了误动作，则电流可能会仍旧持续流向放电电路。
[0010]专利文献
[0011 ] 专利文献I:日本特开2009-182119号公报(第0003-0010段，图9)
[0012]专利文献2:日本特开2014-132717号公报(第0017-0018段，图1)
【发明内容】
[0013]因此，鉴于上述的问题点，本发明的第一目的在于，提供一种如下的静电保护电路，所述静电保护电路仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。此外，本发明的第二目的在于，提供一种如下的静电保护电路，所述静电保护电路仅在施加电压为设定电压以上的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。另外，本发明的第三目的在于，提供一种如下的静电保护电路，所述静电保护电路在电源接通时防止电源电压上升时的过度的放电工作，从而能够确保规定以上的电源电压。此外，本发明的第四目的在于，提供一种内置了这种静电保护电路的半导体集成电路装置。
[0014]本发明的观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，且在静电被施加于所述第一端子或所述第二端子上的情况下，使由所述静电产生的电荷放电，所述静电保护电路具备:
[0015]放电电路，其被连接在所述第一节点与所述第二节点之间，且使由所述静电产生的电荷放电；
[0016]锁存电路，其被连接在所述第一节点与所述第二节点之间，且向所述放电电路输出对所述放电电路的动作进行控制的信号；
[0017]开关电路，其与所述锁存电路连接，且使对所述放电电路的动作进行控制的信号变化；
[0018]控制电路，其被连接在所述第一节点与所述第二节点之间，且向所述开关电路输出对所述开关电路的动作进行控制的信号。
[0019]本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备:第一阻抗元件，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；第一电容器，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间；第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；第二电容器或者箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；第一晶体管以及第二晶体管，所述第一晶体管以及所述第二晶体管被串联地连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第二晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态;第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；第三晶体管，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态;放电电路，其被连接在所述第一节点与所述第二节点之间，在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
[0020]本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备:第一电容器，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；第一阻抗元件，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间；第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；第二电容器或箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；第一晶体管，其被连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态;第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；第二晶体管以及第三晶体管，所述第二晶体管以及第三晶体管被串联地连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第二晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第三晶体管随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态;放电电路，其被连接在所述第一节点与所述第二节点之间，在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
[0021]在本发明的观点所涉及的静电保护电路中，在使用第二电容器的情况下，设置有由第一阻抗元件以及第一电容器构成的第一串联电路和由第二阻抗元件以及第二电容器构成的第二串联电路。由此，通过单独地对决定开始放电工作的条件的时间常数和决定停止放电工作的条件的时间常数进行设定，从而能够仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
[0022]在此，可以为，第一串联电路的时间常数大于第二串联电路的时间常数。由此，能够使被连接在第一串联电路上的晶体管延长维持导通状态的时间，从而以合适的比例放出通过静电的放电而被施加的电荷。此外，可以设为仅在施加电压的上升沿急剧上升的情况下使被连接在第二串联电路上的晶体管成为导通状态，从而能够防止在电源接通时在电源电压上升之际的静电放电保护电路的误动作。
[0023]而且，也可以采用如下方式，S卩，第一串联电路的时间常数为200ns以上，第二串联电路的时间常数为50ns以下。在人体模型中，由于冲击电流表示在从产生起200ns左右的时间内的较大的电流值，因此通过将开始进行放电工作起至停止的时间设为200ns以上，从而能够防止由人体所携带的静电被施加于半导体集成电路装置的内部电路所导致的内部电路的破坏。此外，由于冲击电流的上升时间为1ns左右，因此只要在施加电压的上升时间为50ns以下的情况下进行放电工作，则能够防止在正常工作时在电源电压的上升时间迟于50ns的情况下静电放电保护电路的误动作。
[0024]在本发明的观点所涉及的静电保护电路中，在使用箝位电路的情况下，在被连接在箝位电路上的晶体管以及第三晶体管从断开状态变化为导通状态时，能够根据第一节点与第二节点之间的电压是否为预定的电压以上来决定变化条件。预定的电压成为箝位电路的箝位电压与被连接在箝位电路上的晶体管的阈值电压之和。由此，通过单独地对开始放电工作的条件和停止放电工作的条件进行设定，从而能够仅在施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
[0025]在上述方式中，可以采用如下方式，S卩，静电保护电路还具备检测电路，所述检测电路在第一节点与第二节点相比成为高电位时，随着第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，放电电路在检测电路的输出信号被激活时使电流从第一节点流向第二节点。
[0026]虽然在不具有检测电路的情况下，为了驱动放电电路而需要将与第二电容器或第二电容器连接的晶体管的尺寸设得较大，但由于通过设置检测电路，从而也可以不将与第二电容器或第二电容器连接的晶体管的尺寸设得较大，因此能够降低电路面积与成本。
[0027]本发明的其他观点所涉及的静电保护电路，其在上述的静电保护电路中，还具备第四阻抗元件，所述第四阻抗元件被连接在第五节点与第六节点之间，并且第三阻抗元件被连接在第六节点与第一节点以及第二节点中的另一方之间。
[0028]根据本发明的观点，由于第三阻抗元件以及第四阻抗元件构成了分压电路，因此即使在正常工作时因电源接通而使电源电压急剧上升，只要第一节点与第二节点之间的电压小于预定的电压，则静电保护电路也不会开始进行放电工作。此外，当因静电的施加而使静电保护电路暂时开始放电工作时，只要第一节点与第二节点之间的电压为预定的电压以上，则通过使静电保护电路在预定的时间内继续进行放电工作，从而能够使静电保护电路的两端间的电压被保持在大致固定的电压(保持电压)。因此，能够防止在电源接通时在电源电压上升之际的过度的放电工作，从而能够确保固定以上的电源电压。
[0029]或者，也可以为，静电保护电路在具备检测电路的情况下，还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在第五节点与第六节点之间，所述第四晶体管与第四阻抗元件串联连接，并且在检测电路的输出信号被激活时成为导通状态，第三阻抗元件被连接在第六节点与第一节点以及第二节点中的另一方之间。
[0030]在该情况下，当通过静电的施加而使静电保护电路暂时开始放电工作时，由第三阻抗元件以及第四阻抗元件和第四晶体管构成的分压电路中的分压比上升，因此第一节点与第二节点之间的电压下降，从而相对于达到半导体集成电路装置的内部电路破坏的程度的电压的裕度将增加，从而使静电耐受量提高。
[0031]本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备:放电电路，其被连接在第一节点与第二节点之间;锁存电路，其在静电被施加于第一端子或第二端子上时，将使放电电路工作的信号锁存并输出；开关电路，其对锁存电路进行控制;