控制电路，其在静电被施加于第一端子或第二端子上之后经过预定的时间后，将开关电路设为断开状态并使锁存电路的工作停止。
[0032]在本发明的观点所涉及的静电保护电路中，设置有锁存电路和控制电路，所述锁存电路在静电被施加于第一端子或第二端子上时开始进行放电工作，所述控制电路在静电被施加于第一端子或第二端子上之后经过预定的时间后使放电工作停止。由此，通过单独地对开始放电工作的条件和停止放电工作进行设定，从而能够仅在施加电压的上升沿急剧上升的情况下或者仅在施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
[0033]本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备:
[0034]第一电路，其被连接在所述第一节点与所述第二节点之间，且对在所述第一端子与所述第二端子之间被施加的电压的情况进行检测，并使电荷放电；
[0035]第二电路，其与所述第一电路连接，并在被施加有所述电压之后经过预定的时间后，使由所述第一电路实施的放电停止。
[0036]在此，也可以为，第二电路所具有的时间常数大于第一电路所具有的时间常数。
[0037]本发明的一个观点所涉及的半导体集成电路装置具备本发明的任意一个观点所涉及的静电保护电路。由此，能够在各种的半导体集成电路装置中，防止由静电的放电所导致的内部电路的破坏。
[0038]或者，也可以为，半导体集成电路装置具备内部电路和从静电中保护内部电路的本发明的第三观点所涉及的静电保护电路，静电保护电路的保持电压被设定为内部电路的最小工作电压以上。在该情况下，由于即使在正常工作时因电源噪音等的影响而使静电保护电路进行了放电工作，在内部电路上也被供给有最小工作电压以上的电源电压，因此也不会引起内部电路的误动作。当经过了根据第一串联电路的时间常数而设定的时间时，放电电路强制性地被设为断开状态，从而使放电工作停止。
【附图说明】
[0039]图1为表示内置有静电保护电路的半导体集成电路装置的结构例的电路图。
[0040]图2为表示内置有静电保护电路的半导体集成电路装置的结构例的电路图。
[0041 ]图3A为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
[0042 ]图3B为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
[0043]图4A为表示本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
[0044]图4B为表示本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
[0045]图5为表示本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。
[0046]图6为表示现有的静电保护电路的1-V特性的图。
[0047]图7为表示第三实施方式所涉及的静电保护电路的1-V特性的图。
[0048]图8为表示现有技术与第三实施方式所涉及的静电保护电路的1-V特性的图。
[0049 ]图9为表示人体模型中的静电放电的电流波形的图。
[0050]图10为表示现有的静电保护电路中的由静电产生的电流电压波形的图。
[005? ]图11为表不第三实施方式中的由静电产生的电流电压波形的图。
[0052 ]图12为表示现有的静电保护电路中的电源接通时的电流电压波形的图。
[0053]图13为表示第三实施方式中的电源接通时的电流电压波形的图。
[0054]图14为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。
[0055]图15为表示第四实施方式所涉及的静电保护电路的1-V特性的图。
[0056]图16为表示本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。
[0057]图17为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。
[0058]图18为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。
[0059]图19为表示本发明的第八实施方式所涉及的静电保护电路的结构例的电路图。
[0060]图20为表示本发明的第九实施方式所涉及的静电保护电路的结构例的电路图。
[0061]图21为表示本发明的第十实施方式所涉及的静电保护电路的结构例的图。
[0062]图22为表示在本发明的各个实施方式中能够使用的阻抗元件的示例的图。
[0063]图23为表示在本发明的各个实施方式中能够使用的箝位电路的示例的图。
[0064]图24为表示除MOS晶体管以外能够使用的三端子元件的示例的图。
【具体实施方式】
[0065]以下，参照附图，对本发明的实施方式进行详细说明。另外，对相同的结构要素标记相同的参照符号并省略重复的说明。
[0066]图1以及图2为表示内置有本发明的各个实施方式所涉及的静电保护电路的半导体集成电路装置的结构例的电路图。该半导体集成电路装置包括:电源端子Pl以及P2、信号端子P3、二极管I以及二极管2、电源配线3以及电源配线4、静电保护电路10、内部电路20。电源配线3以及电源配线4分别具有电阻部分。此外，内部电路20包括P沟道MOS晶体管QP20和N沟道MOS晶体管QN20。
[0067 ]例如，静电保护电路1可以被连接在供给高电位侧的电源电位VDD的电源端子PI与供给低电位侧的电源电位VSS的电源端子P2之间。此外，静电保护电路1既可以被连接在电源端子Pl与信号端子P3之间，也可以被连接在信号端子P3与电源端子P2之间。在以下的实施方式中，作为一个示例而对如下情况进行说明，即，如图1以及图2所示，静电保护电路1经由节点NI而与电源端子Pl连接，并且经由节点N2而与电源端子P2连接。
[0068]当通过静电的放电而在电源端子P2上被施加有正电荷时，正电荷经由二极管2而向信号端子P3放出，或者经由二极管2以及二极管I而向电源端子Pl放出，因此不会向内部电路20施加过大的电压，从而能够防止内部电路20的破坏。因此，存在问题的是，在二极管I以及二极管2中的至少一方上被施加有反向电压的情况。
[0069]在图1中，图示了通过静电的放电而在信号端子P3上施加有正电荷而电源端子P2被接地的情况下的放电路径。由于静电的放电，冲击电流Iesd将在二极管1、电源配线3、静电保护电路10以及电源配线4的路径上流动。
[0070]在放电工作中，只要与被施加了反向电压的二极管2并联连接的晶体管QN20的漏极与源极间电压小于达到使晶体管QN20破坏的破坏电压VDMC，则静电保护电路10便能够对内部电路20进行保护。为此，需要满足下式(I)。
[0071]Vf+Vw+Vpc<Vdmg."(I)
[0072]在此，Vf为二极管I的正向电压，Vw为在电源配线3的电阻部分中有冲击电流Iesd流过时所产生的电压，Vpc为在静电保护电路10中有冲击电流Iesd流过时所产生的电压。
[0073]此外，在图2中，图示了通过静电的放电而在信号端子P3上施加有负电荷而电源端子Pl被接地的情况下的放电路径。由于静电的放电，冲击电流将Iesd在电源配线3、静电保护电路10、电源配线4以及二极管2的路径上流动。
[0074]在放电工作中，只要与被施加了反向电压的二极管I并联连接的晶体管QN20的漏极与源极间电压小于达到使晶体管QN20破坏的破坏电压VDMC，则静电保护电路10便能够对内部电路20进行保护。为此，需要满足下式(2)。
[0075]Vf+Vw+Vpc<Vdmg...(2)
[0076]在此，Vf为二极管2的正向电压，Vw为在电源配线4的电阻部分中有冲击电流Iesd流过时所产生的电压，Vpc为在静电保护电路10中有冲击电流Iesd流过时所产生的电压。
[0077]由式(I)以及式(2)可知，在图1所示的情况和图2所示的情况下，用于保护内部电路20的条件能够以相同的数学式来表示。即，放电路径上的器件中所产生的电压的总和小于达到使内部电路20的元件破坏的破坏电压Vdmg这一条件为，用于保护内部电路20的条件。通过设置这样的静电保护电路10，从而能够在各种的半导体集成电路装置中，防止由静电的放电所造成的内部电路20的破坏。
[0078]第一实施方式
[0079]图3A以及图3B为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。如图3A以及图3B所示，第一实施方式所涉及的静电保护电路1a或1b包括:作为第一至第三阻抗元件的电阻元件Rl?R3、电容器Cl以及C2、P沟道MOS晶体管QPl以及QP2、N沟道MOS晶体管QN3、放电电路Ila或lib。
[0080]电容器Cl以及C2各自既可以使用分别形成在多个配线层上多个电极而构成，也可以使用至少一个MOS晶体管而构成。例如，通过将N沟道MOS晶体管的漏极、源极、以及背栅极设为第一电极，并将栅极设为第二电极，从而能够构成电容器Cl或电容器C2。
[0081 ]电阻元件Rl被连接在节点NI与节点N3之间，电容器Cl被连接在节点N3与节点N2之间。此外，电阻元件R2被连接在节点NI与节点N4之间，电容器C2被连接在节点N4与节点N2之间。
[0082]晶体管QPl以及QP2被串联连接在节点NI与节点N5之间。晶体管QPl具有被连接在节点NI上的源极和被连接在节点N3上的栅极。晶体管QP2具有被连接在晶体管QPl的漏极上的源极、被连接在节点N5上的漏极和被连接在节点N4上的栅极。在节点NI与节点N2相比而成为高电位时，晶体管QPl随着电阻元件Rl的两端上所产生的电位差的增大而成为导通状态(导通状态)，晶体管QP2随着电阻元件R2的两端上所产生的电位差的增大也成为导通状
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[0083]电阻元件R3被连接在节点Ν5与节点Ν2之间。此外，晶体管QN3被连接在节点Ν4与节点Ν2之间。晶体管QN3具有被连接在节点Ν4上的漏极、被连接在节点Ν2上的源极和被连接在节点N5上的栅极。晶体管QN3在节点NI与节点N2相比而成为高电位时，随着电阻元件R3的两端上所产生的电位差的增大而成为导通状态。
[0084]放电电路IIa或放电电路I Ib被连接在节点NI与节点N2之间，电流随着电阻元件R2或电阻元件R3的两端上所产生的电位差的增大而从节点NI流向节点N2。例如，图3A所示的放电电路I Ia包括P沟道MOS晶体管QPl I。晶体管QP11具有被连接在节点NI上的源极、被连接在节点N2上的漏极和被连接在节点N4上的栅极。晶体管QPll在电阻元件R2的两端上所产生的电位差成为阈值电压以上时导通，从而使电流从节点NI流向节点N2。
[0085]此外，图3B所示的放电电路Ilb包括N沟道MOS晶体管QNll。晶体管QNll具有被连接在节点NI上的漏极、被连接在节点N2上的源极和被连接在节点N5上的栅极。晶体管QNll在电阻元件R3的两端上所产生的电位差成为阈值电压以上时导通，从而使电流从节点NI流向节点N2。
[0086]在本实施方式中，设置有由电阻元件Rl以及电容器Cl构成的第一串联电路和由电阻元件R2以及电容器C2构成的第二串联电路。由此，通过单独设定决定开始放电工作的条件的时间常数和决定停止放电工作的条件的时间常数，从而能够仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。
[0087]在下文中，将第一串联电路的时间常数设为大于第二串联电路的时间常数。由此，使晶体管QPl维持导通状态的时间延长，从而能够以合适的比例放出通过静电的放电而被施加的电荷。此外，通过采用如下方式，即，仅在施加电压的上升沿急剧上升的情况下使晶体管QP2成为导通状态，从而能够防止在电源接通时电源电压上升之际的静电放电保护电路的误动作。
[0088]而且，也可以采用如下方式，S卩，使第一串联电路的时间常数为200ns以上，且使第二串联电路的时间常数为50ns以下。由于在人体模型中，冲击电流表示从发生起至200ns左右的时间内的较大的电流值，因此通过将开始进行放电工作起至停止为止的时间设为200ns以上，从而能够防止由人体所携带的静电被施加在半导体集成电路装置的内部电路上所导致的内部电路的破坏。例如，如果将电阻元件Rl的电阻值设为200k Ω，将电容器Cl的电容值设为IpF时，则第一串联电路的时间常数为200ns。
[0089]此外，由于在人体模型中，冲击电流的上升时间为1ns左右，因此如果在施加电压的上升时间为50ns以下的情况下进行放电工作，则在正常工作时在电源电压的上升时间迟于50ns的情况下便能够防止静电放电保护电路的误动作。例如，如果将电阻元件Rl的电阻值设为50k Ω，将电容器Cl的电容值设为IpF，则第一串联电路的时间常数为50ns。
[0090 ]在此，对图3 A所示的静电保护电路I Oa的工作进行详细说明。
[0091]当在节点NI与节点N2之间被施加有正电压(节点NI的电位〉节点N2的电位)时，电流将从节点NI经由由电阻元件Rl以及电容器CI构成的第一串联电路而流向节点N2。由此，电阻元件Rl的两端电压将上升，并且实施电容器Cl的充电。节点N3的电位根据电阻元件Rl与电容器Cl的时间常数，而相对于节点N2的电位有所上升。
[0092 ]此外，电流从节点NI经由由电阻元件R2以及电容器C2构成的第二串联电路而流向节点N2。由此，电阻元件R2的两端电压将上升，并且实施电容器C2的充电。节点N4的电位根据电阻元件R2与电容器C2的时间常数，而