1-V特性的图。在图6以及图7中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示放电路径中流过的电流。
[0131]在专利文献I的图9所示的现有的静电保护电路中，并未设置分压电路。在该情况下，如图6所示，电流从静电保护电路的两端间的电压低于内部电路20的最小工作电压Vmin的工作区域开始流入放电路径中。在这种情况下，即使在正常工作时，也会因由电源接通所导致的电源电压的急剧上升而使静电保护电路开始进行放电工作从而有电流流过，进而内部电路20有可能进行误动作。因此，在使用现有的静电保护电路的情况下，需要在电源接通时的电源电压的上升特性上设置限制。
[0132]如图7所示，由于本发明的第三实施方式所涉及的静电保护电路1e(图5)在两端间的电压为绝对最大额定电压Vabs以下的区域内是不会开始进行放电工作的，因此在放电路径中不会有电流流过。另一方面，当两端间的电源超过预定的电压Vp时，静电保护电路I Oe将开始进行保护工作，放电路径中开始有电流流过。当放电电路中流过的电流超过预定的电流Ip时，静电保护电路1e使两端间的电压保持在大致固定的电压(保持电压Vh)上。即使考虑配线电阻与二极管上所产生的电压，在放电路径中流过的电流达到目标电流时，在半导体集成电路装置的端子间的电压与达到内部电路20的元件发生破坏的电压Vdmc之间也会存在电压裕度。
[0133]但是，近年来，存在绝对最大额定电压Vabs与破坏电压V.之差变小的趋势。此外，如果考虑半导体集成电路装置的制造误差或电源噪音等，则在绝对最大额定电压Vabs与破坏电压V.之间设定保持电压Vh较为困难。在本实施方式中，在这种情况下，也可以将保持电压Vh设为低于绝对最大额定电压Vabs。
[0134]例如，保持电压Vh只要设定在内部电路20的最小工作电压Vmin以上即可。在正常工作时，当由于电源噪音等的影响而使静电保护电路1e进行放电工作时，静电保护电路1e的两端间的电压保持最小工作电压Vm1N以上的电压，并且在放电路径中有电流流过。因此，由于在内部电路20中被供给有最小工作电压VMIN以上的电源电压，因此不会引起内部电路20的误动作。此外，当经过了根据由电阻元件Rl以及电容器Cl构成的第一串联电路的时间常数而设定的时间时，晶体管QPl被强制性地设为断开状态，从而使放电工作停止。
[0135]图8至图13为表示专利文献I的图9所示的现有的静电保护电路与本发明的第三实施方式所涉及的静电保护电路的特性的模拟结果的图。在此，半导体集成电路装置的绝对最大额定电压为7V，并将达到内部电路破坏程度的电压设为10V。
[0136]图8为以对比的方式表示现有的静电保护电路与本发明的第三实施方式所涉及的静电保护电路的1-V特性的图。在图8中，横轴表示放静电保护电路的两端间的电压[V]，纵轴表示在放电路径中流过的电流[A]。
[0137]如图8所示，由于现有的静电保护电路在两端间的电压成为IV左右时开始进行放电工作，从而在放电路径中开始有电流流过，因此在正常工作时在电源电压上升之际内部电路容易发生误动作。另一方面，由于本发明的第三实施方式所涉及的静电保护电路1e(图5)在两端间的电压超过4V之后才开始进行放电工作，因此在正常工作时在电源电压上升之际内部电路不易发生误动作。
[0138]图9为表示人体模型中的静电放电的电流波形的图。在图9中，横轴表示时间[秒]，纵轴表示电流[A]。例如，在2000V的静电从人体被施加于半导体集成电路装置上的情况下，峰值电流大约为1.3A，并且在大约1μ秒的期间内冲击电流持续流动。
[0139]图10为应用了图9所示的人体模型的情况下的现有的静电保护电路中的电流波形(虚线)以及电压波形(实线)的图。此外，图11为表示应用了图9所示的人体模型的情况下的本发明的第三实施方式所涉及的静电保护电路中的电流波形(虚线)以及电压波形(实线)的图。在图10以及图11中，横轴表示时间[秒]，左侧的纵轴表示电流[Α]，右侧的纵轴表示电压[V]。
[0140]现有的静电保护电路在因静电的放电而被施加了电荷时开始放电，并将两端间的电压抑制在8V以内。本发明的第三实施方式所涉及的静电保护电路1e(图5)也因静电的放电而被施加了电荷时开始放电，并且也将两端间的电压抑制在大约8V以内。因此，可知两者中的任一个均作为静电保护电路而准确地发挥功能。
[0141]图12为表示现有的静电保护电路中的电源接通时的电流波形(虚线)以及电压波形(实线)的图。此外，图13为表示本发明的第三实施方式所涉及的静电保护电路中的电源接通时的电流波形(虚线)以及电压波形(实线)的图。在图12以及图13中，横轴表示时间[秒]，左侧的纵轴表示电流[A]，右侧的纵轴表示电压[V]。图12以及图13中的六种波形为，通过使电源电压的上升时间变化0.叫8、0.248、0.4548、0.9548、1.8548、2.75口8而求出的波形。电源电压的稳定值为绝对最大额定电压7V。
[0142]图12所示的现有的静电保护电路的电流波形表示在电源电压的上升时间为1.85μs以下的时实施放电工作的情况。由此，也会产生电压波形的紊乱。这有可能成为误动作的主要原因。另一方面，图13所示的本发明的第三实施方式所涉及的静电保护电路1e(图5)的电流波形表示如果电源电压的上升时间为0.Uis以下则不实施放电工作的情况。此外，SP使实施了放电工作，在从电源接通起经过约0.5ys也将停止放电工作，并使静电保护电路1e成为正常状态。
[0143]第四实施方式
[0144]图14为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。第四实施方式所涉及的静电保护电路相对于第三实施方式所涉及的静电保护电路而言，还具备与电阻元件R4串联连接的晶体管，并且还可以具备作为第五阻抗元件的电阻元件R5。关于其他方面，第四实施方式与第三实施方式相同。在图14中，作为一个示例而图示了追加有N沟道MOS晶体管QN4和电阻元件R5的静电保护电路I Of。
[0145]晶体管QN4具有与电阻元件R4的一端连接的漏极、与电阻元件R4的另一端连接的源极和与检测电路12的输出端子OUT连接的栅极。晶体管QN4在检测电路12的输出信号被激活为高电平时成为导通状态。此外，电阻元件R5被连接在节点N5与晶体管QN4的漏极之间。
[0146]晶体管QN4以及电阻元件R5与电阻元件R3以及R4—起构成了分压电路。当由于静电的施加而使检测电路12的输出信号被激活为高电平从而使静电保护电路1f暂时开始放电工作时，晶体管QN4将被导通，从而分压电路中的分压比上升。其结果为，节点NI与节点N2之间的电压下降，相对于达到半导体集成电路装置的内部电路发生破坏的程度的电压的裕度将增加，从而使静电耐受量上升。
[0147]保持电压Vh为晶体管QN4从导通状态变化为断开状态时的节点NI与节点N2之间的电压，并能够通过下式(4)来近似表达。
[0148]Vh * Vth0N3X (R3+R4+aR5)/R3 ---(4)
[0149]在此，Vthw3为晶体管QN3的阈值电压、a为O?I的范围内的系数、R3为电阻元件R3的电阻值、R4为电阻元件R4的电阻值，R5为电阻元件R5的电阻值。但是，电阻值R3以及电阻值R4为远大于晶体管QPl以及QP2的导通电阻的值。此外，在不设置电阻元件R5的情况下，R5
=Oo
[0150]在此，由于放电电路IIb的晶体管QNl I中流过的电流越大，则晶体管QN4的导通电阻越小，因此系数a的值也越小。因此，在式(4)中，放电电路Ilb的晶体管QNll中流过的电流越大，则保持电压Vh越小。
[0151 ]即，在放电电路I Ib的晶体管QNl I中流过的电流较小时，设α = I，则保持电压Vh能够通过下式(5)来近似表达。
[0152]Vh * Vth0N3X (R3+R4+R5)/R3 ---(5)
[0153]另一方面，在放电电路11b的晶体管QNlI中流过的电流较大时，设α = O，则保持电压Vh能够通过下式(6)来近似表达。
[0154]Vh* VthQN3X(R3+R5)/R3 ---(6)
[0155]根据式(5)以及式(6)，通过设定电阻元件R3?R5的电阻值，从而能够使保持电压Vh在所需的电压范围内变化。
[0156]图15为在图1所示的半导体集成电路装置中应用了第四实施方式所涉及的静电保护电路的情况下的1-V特性的图。在图15中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示在放电路径中流过的电流。
[0157]如图15所示，由于本发明的第四实施方式所涉及的静电保护电路1f在两端间的电压为绝对最大额定电压Vabs以下的区域内不开始进行放电工作，因此在放电路径中没有电流流过。另一方面，当两端间的电压超过预定的电压Vp时，静电保护电路1f将开始进行放电工作，从而在放电路径中开始流有电流。
[0158]在放电路径中流过的电流为第一预定电流IP1?第二预定电流Ip2的第一工作区域中，放电路径中流过的电流越大，则静电保护电路1f的两端间的电压越降低。在放电路径中流过的电流超过第二预定电流Ip2的第二工作区域中，静电保护电路1f的两端间的电压大致保持在固定的电压上。
[0159]由此，即使考虑配线电阻与二极管上所产生的电压，在放电路径中流过的电流达到目标电流时，在半导体集成电路装置的端子间的电压与达到内部电路20的元件破坏的电压Vdmc之间也会存在与第三实施方式相比而更大的电压裕度。
[0160]根据本实施方式，当通过静电的施加而使静电保护电路10暂时开始放电工作时，由于由电阻元件R3?R5以及晶体管QN4构成的分压电路中的分压比上升，因此节点NI与节点N2之间的电压会下降，相对于达到半导体集成电路装置的内部电路破坏的破坏电压Vdmc的裕度将增加，从而使静电耐受量上升。
[0161]此外，即使在本实施方式中，也可以将保持电压Vh设为低于绝对最大额定电压Vabs。例如，保持电压Vh只要设定在内部电路20的最小工作电压VminW上即可。在正常工作时，当由于电源噪音等的影响而使静电保护电路10进行放电工作时，静电保护电路1f的两端间的电压保持最小工作电压Vm1N以上的电压，并且在放电路径中有电流流过。因此，由于在内部电路20中被供给有最小工作电压Vmin以上的电源电压，因此不会引起内部电路20的误动作。此外，当经过了根据由电阻元件Rl以及电容器Cl构成的第一串联电路的时间常数而设定的时间时，晶体管QPl被强制性地设为断开状态，从而使放电工作停止。
[0162]第五实施方式
[0163]图16为表示本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。第五实施方式所涉及的静电保护电路为，在第一实施方式至第四实施方式所涉及的静电保护电路中替换了晶体管QPl的位置与晶体管QP2的位置而得到的静电保护电路，并且实施与第一实施方式至第四实施方式所涉及的静电保护电路相同的工作。在图16中，作为一个示例而图示了在第三实施方式所涉及的静电保护电路中替换了晶体管QPl的位置与晶体管QP2的位置的静电保护电路10g。
[0164]第六实施方式
[0165]图17为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。第六实施方式所涉及的静电保护电路为，在第一实施方式至第五实施方式所涉及的静电保护电路中，将一个P沟道MOS晶体管替换为N沟道MOS晶体管而得到的静电保护电路，并且实施与第一实施方式至第五实施方式所涉及的静电保护电路相同的工作。在图17中，作为一个示例而图示了在第三实施方式所涉及的静电保护电路将一个P沟道MOS晶体管替换为N沟道MO S晶体管的静电保护电路1 h。
[0166]如图17所示，静电保护电路1h包括电容器Cl以及C2、电阻元件Rl?R4、P沟道MOS晶体管QP1、N沟道MOS晶体管QN2以及QN3、放电电路11b。
[0167]电容器Cl被连接在节点NI与节点N3之间，电阻元件Rl被连接在节点N3与节点N2之间。此外，电阻元件R2被连接在节点NI与节点N4之间，电容器C2被连接在节点N4与节点N2之间。
[0168]晶体管QPI被连接在节点NI与节点N5之间。晶体管QPl具有被连接在节点NI上的源极、被连接在节点N5上的漏极和被连接在节点N4上的栅极。在节点NI与节点N2相比成为高电位时，晶体管QPl随着电阻元件R2的两端所产生的电位差的增大而成为导通状态。
[0169]电阻元件R4被连接在节点N5与节点N6之间。此外，电阻元件R3被连接在节点N6与节点N2之间。电阻元件R4以及R3构成了对节点N5与节点N2之间的电压进行分压的分压电路。
[0170]晶体管QN2以及QN3被串联连接在节点N4与节点N2之间。晶体管QN2具有被连接在节点N2上的源极和被连接在节点N3上的栅极。晶体管QN3具有被连接在节点N4上的漏极、被连接在晶体管QN2的漏极上的源极和被连接在节点N6上的栅极。在节点NI与节点N2相比成为高电位时，晶体管QN2随着电阻元件Rl的两端所产生的电位差的增大而成为导通状态，晶体管QN3随着电阻元件R3的两端所产生的电位差的增大而成为导通状态。
[0171]第七实施方式
[0172]图18为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。第七实施方式所涉及的静电保护电路1i为，在第六实施方式所涉及的静电保护电路中，替换了晶体管QN2的位置与晶体管QN3的位置而得到的静电保护电路，并且实施与第六实施方式所涉及的静电保护电路相同的工作。
[0173]第八实施方式
[0174]图19为表示本发明的第