212]图22(b)表示二极管D2，所述二极管D2具有与高电位侧的节点N+连接的阳极和与低电位侧的节点N-连接的阴极。当电流从节点N+经由二极管D2而流向节点N-时，节点N+与节点N-之间的电压等于二极管D2的正向电压。
[0213]图22(c)表示P沟道MOS晶体管QP31，所述P沟道MOS晶体管QP31具有与高电位侧的节点N+连接的源极和与低电位侧的节点N-连接的漏极以及栅极。当电流从节点N+经由晶体管QP31而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QP31的阈值电压。
[0214]图22(d)表示P沟道MOS晶体管QP32，所述P沟道MOS晶体管QP32具有与高电位侧的节点N+连接的源极以及栅极和与低电位侧的节点N-连接的漏极。当电流从节点N+经由晶体管QP32而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QP32的击穿电压。
[0215]图22(e)表示N沟道MOS晶体管QN31，所述N沟道MOS晶体管QN31具有与高电位侧的节点N+连接的漏极以及栅极和与低电位侧的节点N-连接的源极。当电流从节点N+经由晶体管QN31而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QN31的阈值电压。
[0216]图22(f)表示N沟道MOS晶体管QN32，所述N沟道MOS晶体管QN32具有与高电位侧的节点N+连接的漏极和与低电位侧的节点N-连接的源极以及栅极。当电流从节点N+经由晶体管QN32而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QN32的击穿电压。
[0217]图22(g)表示阻抗元件包括多个相同器件的示例。该阻抗元件为将三个二极管D3?D5串联连接的元件，并且二极管D3的阳极与高电位侧的节点N+连接，二极管D5的阴极与低电位侧的节点N-连接。当电流从节点N+经由二极管D3?D5而流向节点N-时，节点N+与节点N-之间的电压等于二极管D3?D5的正向电压之和。
[0218]图22(h)表示阻抗元件包含多个不同器件的示例。该阻抗元件为将二极管D6与电阻元件R6串联连接的元件，并且二极管D6的阴极与高电位侧的节点N+连接，电阻元件R6的一端与低电位侧的节点N-连接。当电流从节点N+经由二极管D6以及电阻元件R6而流向节点N-时，节点N+与节点N-之间的电压等于二极管D6的击穿电压与电阻元件R6的电阻值X电流之和。
[0219]以此方式，通过从电阻元件、二极管或晶体管之中选择适当的器件，或者将多个器件组合，从而能够自由地设定静电保护电路的特性，并且能够提供不易受到处理偏差的影响的静电保护电路。
[0220]箝位电路的示例
[0221]图22的(a)至(g)所示元件，在本发明的各个实施方式中能够作为箝位电路14(图
20)来使用。而且，如图23所示，可以将图22的(a)至(g)中的任意一个所示的元件与电容器并联连接而得到的电路作为箝位电路14来使用。
[0222]放电电路的示例
[0223]在本发明的各个实施方式所涉及的静电保护电路的放电电路中，除了MOS晶体管(Metal Oxide Semiconductor FET:金属氧化膜型场效应晶体管)之外，还能够使用具有使电流流动的功能并且具有对电流进行导通/断开控制的端子的三端子元件或电路等。
[0224]作为三端子元件，而能够列举出接合型场效应晶体管(Junct1nFET)、金属半导体型场效应晶体管(Metal Semiconductor FET)、双极晶体管、以以及闸流晶体管等。这些三端子元件不但能够作为放电电路，而且还能够作为其他MOS晶体管的替代品来使用。
[0225]图24为表示在放电电路中除了MOS晶体管以外能够使用的三端子元件的示例的图。另外，在图24中，“NS”表示被供给有检测电路的输出信号的节点。
[0226]代替图3A等所示的放电电路Ila的P沟道MOS晶体管QPl，而能够使用图24(a)所示的PNP双极晶体管QBl ο晶体管QBl具有被连接在节点NI上的发射极、被连接在节点N2上的集电极和被连接在节点NS上的基极。
[0227]此外，代替图3B等所示的放电电路Ilb的N沟道MOS晶体管QNl，而能够使用图24(b)所示的NPN双极晶体管QB2 ο晶体管QB2具有被连接在节点NI上的集电极、被连接在节点N2上的发射极和被连接在节点NS上的基极。
[0228]本发明并未被限定于以上所说明的实施方式，对于在该技术领域中具有普通知识的技术人员而言，能够在本发明的技术思想内进行多种改变。
[0229]申请号为2014-237948、于2014年11月25日所提交的日本专利申请的全部公开内容以引用的方式援引于此。
[0230]符号说明
[0231]1、2…二极管;3、4…电源配线；10、10A?10k...静电保护电路；11、11a、lib...放电电路；12...检测电路；13...阻抗元件；14...箝位电路；15...锁存电路；16...开关电路；17...控制电路;20...内部电路;P1、P2…电源端子;P3...信号端子;Rl?R6…电阻元件;Cl、C2…电容器;QPl?QP32."P沟道MOS晶体管;QNl?QN32."N沟道MOS晶体管;QBl、QB2…双极晶体管;Dl
?D6…二极管。
【主权项】
1.一种静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，且在静电被施加于所述第一端子或所述第二端子上的情况下，使由所述静电产生的电荷放电，所述静电保护电路具备: 放电电路，其被连接在所述第一节点与所述第二节点之间，且使由所述静电产生的电荷放电； 锁存电路，其被连接在所述第一节点与所述第二节点之间，且向所述放电电路输出对所述放电电路的动作进行控制的信号； 开关电路，其与所述锁存电路连接，且使对所述放电电路的动作进行控制的信号变化；控制电路，其被连接在所述第一节点与所述第二节点之间，且向所述开关电路输出对所述开关电路的动作进行控制的信号。2.如权利要求1所述的静电保护电路，其中， 具备: 第一阻抗元件，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间； 第一电容器，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间； 第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间； 第二电容器或者箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间； 第一晶体管以及第二晶体管，所述第一晶体管以及所述第二晶体管被串联地连接在所述第一节点以及第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第二晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态； 第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间； 第三晶体管，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态； 放电电路，其被连接在所述第一节点与所述第二节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或者所述第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。3.如权利要求2所述的静电保护电路，其中， 由所述第一阻抗元件以及所述第一电容器构成的第一串联电路的时间常数大于由所述第二阻抗元件以及所述第二电容器构成的第二串联电路的时间常数。4.如权利要求3所述的静电保护电路，其中， 所述第一串联电路的时间常数为200ns以上，所述第二串联电路的时间常数为50ns以下。5.如权利要求2至5中的任一项所述的静电保护电路，其中， 还具备检测电路，所述检测电路在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件或者所述第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，所述放电电路在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。6.如权利要求2至6中的任一项所述的静电保护电路，其中， 还具备第四阻抗元件，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。7.如权利要求5所述的静电保护电路，其中， 还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第四晶体管与所述第四阻抗元件并联连接，并且在所述检测电路的输出信号被激活时成为导通状态， 所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。8.如权利要求1所述的静电保护电路，其中， 具备: 第一电容器，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间； 第一阻抗元件，其被连接在述第三节点与所述第一节点以及所述第二节点中的另一方之间； 第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间； 第二电容器或箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间； 第一晶体管，其被连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态； 第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间； 第二晶体管以及第三晶体管，所述第二晶体管及第三晶体管被串联地连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第二晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第三晶体管随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态； 放电电路，其被连接在所述第一节点与所述第二节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或所述第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。9.如权利要求8所述的静电保护电路，其中， 由所述第一阻抗元件以及所述第一电容器构成的第一串联电路的时间常数大于由所述第二阻抗元件以及所述第二电容器构成的第二串联电路的时间常数。10.如权利要求9所述的静电保护电路，其中， 所述第一串联电路的时间常数为200ns以上，所述第二串联电路的时间常数为50ns以下。11.如权利要求8至10中的任一项所述的静电保护电路，其中， 还具备检测电路，所述检测电路在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，所述放电电路在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。12.如权利要求8至11中的任一项所述的静电保护电路，其中， 还具备第四阻抗元件，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。13.如权利要求11所述的静电保护电路，其中， 还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第四晶体管与所述第四阻抗元件并联连接，并在所述检测电路的输出信号被激活时成为导通状态， 所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。14.一种静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备: 第一电路，其被连接在所述第一节点与所述第二节点之间，且对在所述第一端子与所述第二端子之间被施加的电压的情况进行检测，并使电荷放电； 第二电路，其与所述第一电路连接，并在被施加有所述电压之后经过预定的时间后，使由所述第一电路实施的放电停止。15.如权利要求2所述的静电保护电路，其中， 所述第二电路所具有的时间常数大于所述第一电路所具有的时间常数。16.一种半导体集成电路装置，其中， 具备权利要求1至13中的任一项所述的静电保护电路。17.—种半导体集成电路装置，其中， 具备权利要求14或15所述的静电保护电路。18.—种半导体集成电路装置，其中， 具备内部电路和从静电中保护所述内部电路的权利要求6或7所述的静电保护电路，所述静电保护电路的保持电压被设定为所述内部电路的最小工作电压以上。19.一种半导体集成电路装置，其中， 具备内部电路和从静电中保护所述内部电路的权利要求12或13所述的静电保护电路，所述静电保护电路的保持电压被设定为所述内部电路的最小工作电压以上。
【专利摘要】本发明提供一种静电保护电路以及半导体集成电路装置。该静电保护电路仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够充分地放出静电。该静电保护电路包括：放电电路，其被连接在第一节点与第二节点之间，且使静电的电荷放电；锁存电路，其被连接在第一节点与第二节点之间，且向放电电路输出对放电电路的工作进行控制的信号；开关电路，其与锁存电路连接，且使对放电电路的动作进行控制的信号变化；控制电路，其被连接在第一节点与第二节点之间，且向开关电路输出对开关电路的动作进行控制的信号。
【IPC分类】H01L27/02
【公开号】CN105633072
【申请号】CN201510819036
【发明人】池田益英
【申请人】精工爱普生株式会社
【公开日】2016年6月1日
【申请日】2015年11月23日
【公告号】US20160149403