一种LTPS阵列基板及制造方法、显示面板与流程

本发明涉及显示技术领域，具体涉及一种LTPS(Low Temperature Poly-silicon，低温多晶硅)阵列基板及其制造方法、显示面板。

背景技术：

采用LTPS工艺的液晶显示装置凭借其较高的电子迁移率、高开口率、高分辨率、反应速度快、高亮度、低功耗等优点，目前已成为液晶显示领域的研究热点。但LTPS制程工艺复杂，无法降低生产成本，设备非常精密昂贵。节省光罩工序可以节省Tact Time(节拍时间)和光阻等成本，因此各厂正积极研究采用节省灯罩的工序来降低生产成本，使产能最大化。

但此技术也存在缺陷，在TFT制造过程中，需要形成NTFT和PTFT，进一步需要将NTFT和PTFT的阈值电压尽量调节对称，并增大阈值电压差以提高TFT的可靠性，在基于节省光罩工序改善后的LTPS工艺的CHD(Channel Doping，沟道掺杂)制程后，NTFT和PTFT间阈值电压差缩小，此现象不利于CMOS的驱动,会降低TFT器件的可靠性。

技术实现要素：

有鉴于此，本发明提供一种LTPS阵列基板及制造方法、显示面板，以减少基于节省光罩工序改善后的LTPS工艺中出现的NTFT和PTFT间阈值电压差变小的情况，从而提高TFT器件的可靠性。

本发明提供一种LTPS阵列基板的制造方法，包括：提供具有半导体层的基体；在半导体层表面形成第二缓冲层，第二缓冲层用于保证杂质离子注入到半导体层的表层；在第二缓冲层的基体上进行沟道掺杂，注入杂质离子。

其中，在半导体层表面形成第二缓冲层包括：在半导体层表面形成氧化硅(SiO_x)层、氮化硅(SiNx)层或者两者组合。

在半导体层表面形成氧化硅(SiO_x)层、氮化硅(SiNx)层可以采用CVD工艺、等离子化学气相沉积(Plasma Enhanced Chemical vapor deposition,PECVD)、溅射、真空蒸镀或低压气相沉积在所述半导体层表面形成氧化硅(SiO_x)层、氮化硅(SiNx)层等方法，但不限于此。

提供具有半导体层的基体包括：提供衬底板材；在衬底板材上形成的第一缓冲层；在第一缓冲层与半导体层间形成TFT的漏极和源极、金属走线L，其中TFT包括NTFT和PTFT；在漏极和源极上形成半导体层。

所述杂质离子为P型杂质离子，如：硼、铟、镓等离子。

本发明提供一种LTPS阵列基板，包括：依序层叠的衬底板材、半导体层、第二缓冲层；半导体层包括杂质离子，杂质离子位于半导体层的远离所述衬底板材的区域。

其中，LTPS阵列基板进一步包括：衬底板材与半导体层之间的第一缓冲层；形成于第一缓冲层与半导体层间的TFT的漏极和源极、金属走线L，其中TFT包括NTFT和PTFT；形成于漏极和源极上的半导体层；形成于半导体层上的第二缓冲层。

本发明提供一种LTPS显示面板，包括：相对设置的第一基体和第二基体，第二基体包括依序层叠的衬底板材、半导体层、第二缓冲层；半导体层包括杂质离子，杂质离子位于半导体层的远离所述衬底板材的区域。

其中，LTPS显示面板，进一步包括：衬底板材与半导体层之间的第一缓冲层；形成于第一缓冲层与所述半导体层间的TFT的漏极和源极、金属走线L，其中TFT包括NTFT和PTFT；形成于漏极和源极上的半导体层；形成于半导体层上的第二缓冲层。

本发明的LTPS阵列基板及其制造方法、显示面板，通过对现有基于节省光罩工序改善后的LTPS工艺再加以改进，在半导体层表面形成第二缓冲层；在包括第二缓冲层的基体上进行沟道掺杂，注入杂质离子。其中，第二缓冲层保证大量杂质离子注入到半导体层的表层，提高其对NTFT阈值电压的贡献，从而减少现有基于节省光罩工序改善后的LTPS工艺中出现的NTFT和PTFT间阈值电压差变小的情况，提高TFT器件的可靠性。

附图说明

图1是本发明的LTPS阵列基板制造方法一实施例的流程图；

图2是本发明的LTPS阵列基板制造方法一实施例中提供具有多晶硅层的基体的示意图；

图3是本发明的LTPS阵列基板制造方法一实施例中进行沟道掺杂的示意图；

图4是现有技术的LTPS阵列基板制造方法一实施例的沟道掺杂原理示意图；

图5是本发明的LTPS阵列基板制造方法一实施例的沟道掺杂原理示意图；

图6是本发明的LTPS阵列基板第一实施例的结构示意图；

图7是本发明的LTPS阵列基板第二实施例的结构示意图；

图8是本发明的显示面板一实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

图1是本发明的LTPS阵列基板一实施例的制造方法的流程图。如图1所示，本实施例的制造方法包括以下步骤：

步骤11：提供具有半导体层的基体。

所述基体21用于形成液晶显示面板的LTPS阵列基板，可以为玻璃基体、塑料基体或可挠式基体。如图2所示，基体21也可以包括衬底板材211、形成于衬底板材211上的透明的第一缓冲层(Buffer layer)212、形成于第一缓冲层212上的TFT的漏极D和源极S、金属走线L，其中TFT包括NTFT和PTFT、形成于漏极和源极上的多晶硅层213。

其中，所述半导体层为多晶硅层；

其中，第一缓冲层212为氧化硅(SiO_x)层、氮化硅(SiNx)层或者两者组合，第一缓冲层212用于防止衬底板材211内的杂质在后续工序中向上扩散而影响之后形成的低温多晶硅薄膜的品质。氧化硅(SiO_x)层和氮化硅(SiNx)层可采用CVD工艺、等离子化学气相沉积(Plasma Enhanced Chemical vapor deposition,PECVD)工艺形成，还可以采用溅射、真空蒸镀或低压气相沉积等方法，但不限于此。

多晶硅层成于漏极D和源极S的具体过程，包括但不限于：在漏极D和源极S上形成一多晶硅层213，多晶硅层213覆盖漏极D和源极S、金属走线L。

其中，本实施例可以利用光罩对形成于缓冲层212上的金属层进行曝光，并在曝光后进行显影、蚀刻等图案制程以得到漏极D和源极S，其中可利用含有磷酸、硝酸、醋酸以及去离子水的蚀刻液对金属层进行蚀刻，也可以采用干法蚀刻。其中，所述金属层可以是金属，例如铝、钛、铬、钢，或金属氧化物，例如氧化钛，或金属合金或其它导电材料构成。

本实施例也可以通过其它方式得到TFT的漏极D和源极S，例如采用CVD工艺、PECVD工艺溅射、真空蒸镀或低压气相沉积等方法直接在所述第一缓冲层212上形成具有预定图案的漏极D和源极S。

步骤12：在所述半导体层表面形成第二缓冲层。

如图3所示，第二缓冲层22为氧化硅(SiO_x)层、氮化硅(SiNx)层或者两者组合；第二缓冲层22用于保证所述杂质离子注入到多晶硅层的表层，提高杂质离子对NTFT阈值电压的贡献，增大NTFT和PTFT间的阈值电压差，提高TFT的可靠性；氧化硅(SiO_x)层和氮化硅(SiNx)层可以采用CVD工艺、等离子化学气相沉积(Plasma Enhanced Chemical vapor deposition,PECVD)工艺形成，还可以采用溅射、真空蒸镀或低压气相沉积等方法，但不仅限于此。

步骤13：在包含所述第二缓冲层的所述基体上进行沟道掺杂，注入所述杂质离子。

如图5所示，在包含21和第二缓冲层22的基体远离衬底板材211的基体表层进行沟道掺杂，注入杂质离子，并使大量的杂质离子经由第二缓冲层22注入到多晶硅层213的靠近第二缓冲层22的区域/表层，从而提高注入的杂质离子对NTFT阈值电压的贡献，增大NTFT和PTFT之间阈值电压差，提高TFT的可靠性。

沟道掺杂可以通过离子注入技术和器件进行，例如：离子注入机。

注入的杂质离子为P型杂质离子(受主杂质离子)，例如：硼、铟、镓等离子。

沟道掺杂的原理如图4和图5所示：沟道掺杂注入的离子只有注入到CMOS和PMOS的耗尽层才会对其阈值电压有贡献。

其中，现有技术中沟道掺杂注入的P型杂质离子对NTFT的阈值电压贡献相比较于PTFT的阈值电压贡献低的原理如下：PMOS耗尽层402最大宽度随注入剂量增加而增加，注入的硼离子401基本全部注入其耗尽层402，从而注入剂量基本全部贡献给阈值电压；而NMOS耗尽层402最大宽度随注入剂量增加而减少。如图4所示，NMOS耗尽层402的最大宽度小于注入杂质离子的深度，只有少量残留在耗尽层402的注入剂量对阈值电压有贡献，从而其对NTFT的阈值电压贡献小。

本发明在包含第二缓冲层404的基体400上进行沟道掺杂，注入硼离子401，保证注入的硼离子401注入到多晶硅层403的表层。如图5所示，注入的硼离子401基本全部注入NMOS和PMOS的耗尽层402，提高了其对NTFT阈值电压的贡献，注入的硼离子401对NTFT的阈值电压贡献和PTFT的阈值电压一致，从而增大NTFT和PTFT间阈值电压差，提高TFT的可靠性。

步骤14：在所述沟道掺杂后去除所述第二缓冲层。

在包含第二缓冲层22的基体上进行沟道掺杂，注入杂质离子后可以采用氢氟酸清洗机去除第二缓冲层22，去除第二缓冲层22后的基体结构如图2所示。

在其他实施例中，在所述沟道掺杂后也可以保留所述第二缓冲层，其中第二缓冲层可以是现有的绝缘层形成，也可以是如前述实施例所描述的材料形成。

本发明实施例提供一种LTPS阵列基板，如图6，包括：依序层叠的衬底板材211、多晶硅层213；所述多晶硅层213包括杂质离子，所述杂质离子位于所述多晶硅层的远离所述衬底板材的区域。

其中，LTPS阵列基板进一步包括：衬底板材211以及依次形成于衬底板材211上的缓冲层212、TFT的漏极D和源极S，金属走线L，其中TFT包括NTFT和PTFT、多晶硅层213、绝缘层23、栅极层24、平坦层25、公共电极层26、钝化层27、像素电极28、接触孔O。

其中，LTPS阵列基板的制造流程包括：在多晶硅层213表面形成第二缓冲层22，第二缓冲层22用于保证杂质离子注入到多晶硅层213的表层，原理如图5所示；在包含第二缓冲层22的基体上进行沟道掺杂，注入杂质离子，如图3所示；在所沟道掺杂后去除第二缓冲层22。当然，保留第二缓冲层22也是可以的。

其中，本实施例是适用于NMOS或者PMOS的阵列基板，在其他实施例中，也可以应用于CMOS型阵列基板。

本发明实施例提供一种LTPS阵列基板，如图7，包括：依序层叠的衬底板材211、多晶硅层213、第二缓冲层22；所述多晶硅层213包括杂质离子，所述杂质离子位于所述多晶硅层的远离所述衬底板材的区域。

其中，LTPS阵列基板进一步包括：衬底板材211以及依次形成于衬底板材211上的第一缓冲层212、TFT的漏极D和源极S，金属走线L，其中TFT包括NTFT和PTFT、多晶硅层213、第二缓冲层22、绝缘层23、栅极层24、平坦层25、公共电极层26、钝化层27、像素电极28、接触孔O。

其中，第二缓冲层22为氧化硅(SiO_x)层、氮化硅(SiNx)层或者两者组合；第二缓冲层22用于保证所述杂质离子注入到多晶硅层的表层，提高杂质离子对NTFT阈值电压的贡献，增大NTFT和PTFT间的阈值电压差，提高TFT的可靠性；氧化硅(SiO_x)层和氮化硅(SiNx)层可以采用CVD工艺、等离子化学气相沉积(Plasma Enhanced Chemical vapor deposition,PECVD)工艺形成，还可以采用溅射、真空蒸镀或低压气相沉积等方法，但不仅限于此。

其中，LTPS阵列基板的制造流程包括：在所述多晶硅层213表面形成第二缓冲层22，第二缓冲层22用于保证杂质离子注入到多晶硅层213的表层，原理如图5所示；在包含第二缓冲层22的基体上进行沟道掺杂，注入杂质离子，如图3所示。

其中，本实施例是适用于NMOS或者PMOS的阵列基板，在其他实施例中，也可以应用于CMOS型阵列基板。

本发明实施例进一步提供一种LTPS阵列基本组成的显示面板以及液晶显示器，如图8所示，该显示面板或液晶显示器包括背景光800、第一偏光板801、第一玻璃基片802、LTPS阵列基板803、液晶804、密封垫805、ITO电极806、保护膜807、滤色膜808、玻璃基片809、第二偏光板810。具体地，该LTPS阵列基板803是如上述各个实施例中的阵列基板。

其中，在LTPS阵列基板和显示装置一实施例中，其实施例与上述的LTPS阵列基板的制作方法的实施方式类似，与其有相同的有益后果。

在此基础上，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。