用于嵌入式非易失性存储器技术的测试线字母的制作方法

本发明一般地涉及半导体技术领域，更具体地，涉及集成芯片及其制造方法。

背景技术：

现代的集成芯片包括形成在半导体衬底(例如，硅衬底)上的数百万或数十亿个半导体器件。在封装半导体衬底之前，测试衬底上的半导体器件是否存在功能缺陷。例如，晶圆验收测试(WAT)是晶圆探针向半导体器件发送电信号测试图案的电测试。电信号测试图案检查半导体器件的功能性并识别不满足设计规格的器件。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成芯片，包括：半导体衬底；测试线字母结构，配置在所述半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽；以及其中，所述一个或多个沟槽配置在所述测试线字母结构内以在所述测试线结构的上表面中形成具有字母数字字符的形状的开口。

在集成芯片中，所述一个或多个沟槽在所述测试线字母结构内形成具有所述字母数字字符的形状的连续开口。

集成芯片还包括：一个或多个伪结构，配置在所述连续开口内，并且一个或多个伪结构的高度等于所述测试线字母结构的高度。

在集成芯片中，所述一个或多个伪结构包括与所述测试线字母结构相同的材料。

在集成芯片中，所述一个或多个伪结构与所述测试线字母结构中的所述连续开口的侧壁横向隔离开。

集成芯片还包括：导电测试线，在所述半导体衬底上方配置在与所述测试线字母结构相邻的位置处，所述导电测试线被配置为接收来自晶圆探针的电测试信号。

集成芯片还包括：高k金属栅极晶体管，在所述半导体衬底内配置在与所述测试线字母结构分离的位置处，所述高k金属栅极晶体管包括高k金属栅极结构，所述高k金属栅极结构垂直位于所述半导体衬底上方并横向配置在所述半导体衬底内的源极区域和漏极区域之间，其中，所述高k金属栅极结构包括高k介电层和上覆的金属栅电极。

在集成芯片中，所述测试线字母结构包括：第一多晶硅层，配置在所述半导体衬底上方；第二多晶硅层，配置在所述半导体衬底上方并与所述第一多晶硅层横向偏离；以及三层电荷捕获介电层，横向配置在所述第一多晶硅层和所述第二多晶硅层之间，并且垂直配置在所述第二多晶硅层和所述半导体衬底之间。

集成芯片还包括：硬掩模层，在所述半导体衬底上方配置在将所述一个或多个沟槽与所述第二多晶硅层和所述三层电荷捕获介电层横向分离的位置处。

集成芯片还包括：分裂栅极闪存单元，配置在与所述测试线字母结构分离的位置处，其中所述分裂栅极闪存单元包括选择栅电极，所述选择栅电极通过栅极介电层与所述半导体衬底垂直分离并且通过附加的三层电荷捕获介电层与控制栅电极横向分离。

在集成芯片中，所述第一多晶硅层和所述选择栅电极包括相同的材料，并且所述第二多晶硅层和所述控制栅电极包括相同的材料。

在集成芯片中，所述选择栅电极、所述控制栅电极、所述第一多晶硅层和所述第二多晶硅层具有垂直对齐的上表面。

根据本发明的另一方面，提供了一种集成芯片，包括：测试线字母结构，配置在半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽，其中所述一个或多个沟槽被配置为在所述测试线字母结构的上表面中形成具有测试线识别字符的形状的开口；一个或多个伪结构，配置在所述测试线识别字符内；以及导电测试线，在所述半导体衬底上方配置在与所述测试线字母结构相邻的位置处，所述导电测试线被配置为接收来自晶圆探针的电测试信号。

在集成芯片中，所述测试线字母结构包括：第一多晶硅层，配置在所述半导体衬底上方；第二多晶硅层，配置在所述半导体衬底上方并与所述第一多晶硅层横向偏离；以及三层电荷捕获介电层，横向配置在所述第一多晶硅层与所述第二多晶硅层之间，并且垂直配置在所述第二多晶硅层和所述半导体衬底之间。

集成芯片还包括：硬掩模层，在所述半导体衬底上方配置在将所述一个或多个沟槽与所述第二多晶硅层和所述三层电荷捕获介电层横向分离的位置处。

集成芯片还包括：高k金属栅极晶体管，在所述半导体衬底内配置在与所述测试线字母结构分离的位置处，其中所述高k金属栅极晶体管包括高k金属栅极结构，所述高k金属栅极结构垂直位于所述半导体衬底上方并且横向配置在所述半导体衬底内的源极区域和漏极区域之间，其中，所述高k金属栅极结构包括高k介电层和上覆的金属栅电极。

在集成芯片中，所述测试线识别字符包括包含在连续测试线字母结构内的独立的字母数字字符的序列。

根据本发明的又一方面，提供了一种形成集成芯片的方法，包括：在半导体衬底上方形成测试线字母结构；执行蚀刻工艺以选择性地蚀刻所述测试线字母结构，以形成垂直延伸到所述测试线字母结构中的一个或多个沟槽，所述一个或多个沟槽在所述测试线字母结构的上表面内形成具有测试线识别字符的形状的开口；以及在所述半导体衬底上方在与所述测试线字母结构相邻的位置处形成导电测试线，所述导电测试线被配置为接收来自晶圆探针的电测试信号。

在形成集成芯片的方法中，执行所述蚀刻工艺同时形成配置在所述半导体衬底上方的分裂栅极闪存单元的选择栅极。

形成集成芯片的方法还包括：形成一个或多个伪结构，所述一个或多个伪结构配置在所述测试线识别字符内并且所述一个或多个伪结构的高度等于所述测试线结构的高度。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1A至图1C示出了包括具有配置在测试线字母结构内的一个或多个沟槽的测试线识别字符的集成芯片的一些实施例。

图2A至图2C示出了具有配置在测试线识别字符内的伪结构的测试线字母的一些可选实施例的顶视图。

图3示出了具有测试线字母的嵌入式系统的集成芯片的一些附加实施例的框图。

图4示出了具有测试线字母结构的集成芯片的一些附加实施例的截面图。

图5示出了包括具有一个或多个测试线字母的测试线字母区域、嵌入式闪存区域和逻辑区域的集成芯片的一些附加实施例的截面图。

图6至图16示出了形成具有嵌入式闪存的集成芯片的测试线字母的方法的截面图的一些实施例。

图17示出了形成具有配置在测试线识别字符内的沟槽的测试线字母的方法的一些实施例的流程图。

图18示出了形成具有嵌入式闪存的集成芯片的测试线字母的方法的一些附加实施例的流程图。

具体实施方式

以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。

集成芯片通常包括导电测试线，该导电测试线被配置为接收来自晶圆探针的电测试信号并向集成芯片的不同部分提供电测试信号以测试其功能性。例如，晶圆探针的探针可以物理地接触测试线来向测试线提供电信号。测试线向集成芯片上的器件提供电测试信号，使得可以在中间制造阶段对器件执行测试。这使得制造工艺精确地表征，使得可以快速地识别并解决问题。这还使得在制造工艺中较早地丢弃缺陷晶圆以帮助提高制造生产率。

测试线字母(例如，字母数字字符)可配置在衬底上并用于识别测试线。在嵌入式系统中，可在用于形成高k金属栅极晶体管的高k金属栅极工艺之前形成作为正突起从衬底向外突出的测试线。为了保护测试线字母以防止被高k金属栅极工艺污染，可以在测试线字母上形成保护层。然而，应该理解，这种测试线字母具有可使得保护层从高k金属栅极工艺收集不想要的残留物的拓扑结构。当在随后的处理工具(例如，化学机械抛光工艺)中去除这种残留物时，残留物可能会污染处理工具，使用处理工具而不使用高k金属栅极工艺损害晶圆。

在一些实施例中，本发明涉及一种衬底和形成方法，该衬底具有用于识别集成芯片上的测试线的测试线字母，同时避免高k金属栅极工艺的污染。在一些实施例中，衬底包括半导体衬底。测试线字母结构被配置在半导体衬底上方并具有在测试字母结构的上表面和测试线字母结构的下表面之间垂直延伸的一个或多个沟槽。一个或多个沟槽被配置在测试线字母结构内以在测试线字母的上表面中形成开口(其具有字母数字字符的形状)。通过由沟槽而不是由正突起(即，凸块)限定测试线字母，上覆测试线字母结构的保护层的拓扑结构可以更加均匀并且可以避免高k金属栅极工艺的污染。

图1A示出了包括具有配置在测试线字母结构内的一个或多个沟槽的测试线识别字符的集成芯片100的一些实施例的截面图。

集成芯片100包括半导体衬底102。测试线字母结构104配置在半导体衬底102上方。测试线字母结构104包括在测试线字母结构104的上表面104u与测试线字母结构104的下表面104l之间垂直延伸的一个或多个沟槽108。一个或多个沟槽108的配置在测试线字母结构104中限定了测试线识别字符106的形状(例如，字母数字字符的形状)的开口。换句话说，当从上往下看时，一个或多个沟槽108配置为水平地形成测试线识别字符106的图案(如图1B所示)。

在一些实施例中，多个伪结构110定位在一个或多个沟槽108的侧壁108s之间，使得多个伪结构110被配置在测试线识别字符106的外边界内。在一些实施例中，伪结构110可具有高度h，该高度基本等于测试线字母结构104的高度。

在制造期间，伪结构110允许保护层(用于在处理集成芯片的其他区域的同时保护测试线识别字符)上覆测试线字母结构104以具有相对均匀的拓扑结构。这是因为一个或多个沟槽108的小尺寸开口防止在保护层的顶面中形成大凹部。当随后蚀刻保护层时，将不会在测试线字母结构104中形成会捕获来自高k金属栅极工艺的残留物(例如，高k介电质和/或金属栅极材料)的凹部，从而缓解了高k污染。

图1B示出了图1A的集成芯片的一些实施例的顶视图112，其包括测试线识别字符。

如顶视图112所示，集成芯片包括配置在测试线字母结构104内的测试线识别字符106。测试线识别字符106包括延伸到测试线字母结构104内的一个或多个沟槽108以在测试线字母结构104的上表面中形成具有测试线识别字符106的形状的开口。测试线识别字符106被配置为具有允许对应的测试线被晶圆探针光学地识别的形状。在一些实施例中，测试线识别字符106可以包括具有字母数字字符的形状的测试线字母。例如，测试线识别字符106可以包括诸如“T”、“L”或“X”的字母，或者诸如“1”或“2”的数字。在一些实施例中，测试线识别字符106可以包括具有基本垂直部分的字符。

多个伪结构110在一个或多个沟槽108的侧壁之间的位置处(即，测试线识别字符106的外边界内)配置在测试线识别字符106内。在一些实施例中，多个伪结构110可以包括在第一水平方向上比在第二水平方向上延伸更大长度的加长形状。在一些实施例中，多个伪结构110可以沿着第二水平方向均匀地间隔开。

在一些实施例中，多个伪结构110与一个或多个沟槽108的内侧壁108s间隔开。在其他实施例中，多个伪结构110中的一个或多个可以接触一个或多个沟槽108的一个或多个内侧壁108s。在一些实施例中，多个伪结构110被配置为使得一个或多个沟槽108在测试线字母结构104内包括连续开口，该连续开口具有测试线识别字符106的形状。在其他实施例中，多个伪结构110被配置为在一个或多个沟槽108的两个侧壁之间延伸，使得多个一个的沟槽形成测试线识别字符106。

图1C示出了包括测试线识别字符的图1A的集成芯片的一些实施例的立体图114。

图2A至图2C示出了配置在包括字母数字测试线字母的测试线识别字符内的伪结构的一些可选实施例的顶视图。尽管伪结构被示出为具有具体形状，但应该理解，伪结构不限于图2A至图2C所示的形状。相反，伪结构可具有不同的形状(例如，圆形、三角形等)。

图2A示出了具有多个正方形伪结构206的测试线字母202的顶视图200。多个正方形伪结构206被配置在沟槽204内，沟槽204在测试线字母结构104中形成连续开口。在一些实施例中，多个正方形伪结构206可以沿着第一方向203并沿着垂直于第一方向203的第二方向205均匀地间隔开。

图2B示出了具有多个加长伪结构214的测试线字母210的顶视图208。多个加长的伪结构214被配置在沟槽212内，沟槽212在测试线字母结构104中形成连续开口。在一些实施例中，多个加长的伪结构214在第二方向205上比在第一方向203上延伸更大的长度。在一些实施例中，多个加长的伪结构214可以沿着第一方向203均匀地间隔开。

图2C示出了具有多个伪结构222的测试线字母218的顶视图216。多个伪结构222被配置在沟槽220内，沟槽220形成延伸到测试线字母结构104中的连续开口。多个伪结构222与沟槽220的侧壁接触。

图3示出了包括具有测试线字母的嵌入式系统的集成芯片300的一些实施例的框图。

集成芯片300包括嵌入式闪存区域302、逻辑区域304以及一个或多个测试线字母区域306a、306b。嵌入式闪存区域302包括多个闪存单元。在一些实施例中，嵌入式闪存单元可以包括一个或多个分裂栅极闪存单元。逻辑区域304包括一个或多个晶体管器件。在一些实施例中，一个或多个晶体管器件可以包括高k金属栅极晶体管器件。

一个或多个测试线字母区域306a、306b包括测试线308以及配置在测试线字母结构311内的一个或多个测试线字母310。测试线308包括导电材料(例如，铜、铝、钨等)的线，其被配置为接收来自晶圆探针的电测试信号(例如，电测试信号的序列)并将电测试信号传输至集成芯片300内的一个或多个器件(例如，晶体管)。在一些实施例中，一个或多个测试线字母310可以配置在与测试线308相邻的测试线字母结构311内。在一些实施例中，测试线字母结构311可以被配置为比上覆半导体衬底的任何其他导线更接近(即，更小的距离)相关联的测试线308。

在一些实施例中，一个或多个测试线字母310可包括测试线字母的序列。例如，测试线字母的序列可包括多个沟槽，它们分别具有测试线识别字符的形状。在一些实施例中，测试线字母的序列可以包括在连续测试线字母结构311内所包含的独立的字母数字字符(即，测试线字母的序列通过连续测试线字母结构311相互隔开)。

一个或多个测试线字母310被配置为光学地识别对应的测试线308。例如，第一组的测试线字母310a(“TL1”)可配置为邻近第一测试线308a，第二组的测试线字母310b(“TL2”)可配置为邻近第二测试线308b，以及第三组的测试线字母310c(“TL3”)可配置为邻近第三测试线308c。第一组的测试线字母310a(“TL1”)被配置为识别第一测试线308a，第二组的测试线字母310b(“TL2”)被配置为识别第二测试线308b，以及第三组的测试线字母310c(“TL3”)被配置为识别第三测试线308c。在一些实施例中，不同的测试线308可用于对集成芯片300执行不同的测试。例如，一条或多条测试线308a-308c可用于执行晶圆验收测试(WAT)，而不同的一条或多条测试线308a-308c可用作监控焊盘。

在一些实施例中，测试线字母区域306a可位于配置在半导体晶圆上的管芯312a和312b之间的划线314内。在切割半导体衬底316以分割管芯312a和312b期间去除划线314。在其他实施例中，测试线字母区域306b可位于划线314外的位置处的管芯312b内。在这种实施例中，测试线字母区域306b在完成分割(即，切割)之后存在于管芯312b上。在又一些实施例(未示出)中，测试线区域可以集成到集成芯片300的任何区域内(例如，逻辑区域304内、嵌入式闪存区域302内等)。

图4示出了具有测试线字母结构的集成芯片400的一些附加实施例的截面图。

集成芯片400包括测试线字母结构401，其具有配置在半导体衬底102上方的第一多晶硅层402和第二多晶硅层406。第一多晶硅层402通过三层电荷捕获介电层404与第二多晶硅层406横向分离。在一些实施例中，三层电荷捕获介电层404可以包括ONO结构，该ONO结构具有第一氧化物层404a、接触第一氧化物层404a的氮化物层404b以及接触氮化物层404b的第二氧化物层404c。在其他实施例中，三层电荷捕获介电层404可以包括氧化物-纳米晶体-氧化物(ONCO)结构，该结构具有第一氧化物层、接触第一氧化物层的多个量子点以及接触第一氧化物层和多个量子点的第二氧化物层。

在一些实施例中，可以沿着第二多晶硅层406的侧壁以及在第二多晶层406下方沿着三层电荷捕获介电层404的侧壁配置硬掩模层408。在一些实施例中，硬掩模层408可进一步邻接第二多晶硅层406的上表面。在一些实施例中，硬掩模层408可以包括氮化硅(SiN)层。

一个或多个沟槽410配置在测试线字母结构401内。一个或多个沟槽410形成具有测试线字母414的形状的开口。一个或多个沟槽410通过硬掩模层408与第二多晶硅层406和三层电荷捕获介电层404横向分离，使得一个或多个沟槽410具有沿着硬掩模层408延伸的侧壁。

多个伪结构412被配置在测试线字母414内。在一些实施例中，多个伪结构412包括与第一多晶硅层402相同的材料。在一些实施例中，多个伪结构412、第一多晶硅层402、电荷捕获介电层404和第二多晶硅层406可具有垂直对齐的基本平坦的上表面。

图5示出了集成芯片500的一些附加实施例的截面图。集成芯片500包括嵌入式闪存区域302、逻辑区域304和测试线字母区域306(如集成芯片400中所描述的)。

嵌入式闪存区域302包括一个或多个分裂栅极闪存单元502a、502b。在一些实施例中，嵌入式闪存区域302a包括一对分裂栅极闪存单元，其具有关于对称轴彼此作为镜像的第一分裂栅极闪存单元502a和第二分裂栅极闪存单元502b。分裂栅极闪存单元502a、502b分别包括横向配置在半导体衬底102内所设置的多个源极/漏极区域510之间的控制栅电极504和选择栅电极508。栅极介电层512垂直配置在半导体衬底102和控制栅电极504之间。控制栅电极504通过附加的三层电荷捕获介电层506(例如，ONO层)与选择栅电极508横向分离，其中三层电荷捕获介电层506具有包括横向部分和从横向部分突出的垂直部分的“L”形状。附加的三层电荷捕获介电层506的横向部分将控制栅电极504与半导体衬底102垂直分离。

沿着控制栅电极504与选择栅电极508相对的侧壁配置侧壁间隔件514。侧壁间隔件514从控制栅电极504的上表面垂直延伸到栅极介电层512。在一些实施例中，侧壁间隔件514可以包括第一侧壁间隔件和第二侧壁间隔件。

逻辑区域304与嵌入式闪存区域302横向分离。在一些实施例中，一个或多个隔离结构(例如，浅沟槽隔离区域)可以在半导体衬底102内配置在嵌入式闪存区域302和逻辑区域304之间。逻辑区域304包括多个晶体管器件515，该多个晶体管器件具有横向配置在位于半导体衬底102内的源极/漏极区域516之间的栅极结构。栅极结构可以包括具有高k栅极介电层518和上覆金属栅电极520的高k金属栅极结构。侧壁间隔件519配置在栅极结构的相对侧上。

在一些实施例中，多个晶体管器件515可以包括NMOS晶体管器件和/或PMOS晶体管器件。NMOS晶体管器件包括配置在高k栅极介电层518上方的NMOS金属栅电极。PMOS晶体管器件包括配置在高k栅极介电层518上方的PMOS金属栅电极。NMOS金属栅电极具有与PMOS金属栅电极不同的功函。在一些实施例中，例如高k栅极介电层518可包括氧化铪(HfO)、氧化铪硅(HaSiO)、氧化铪铝(HfAlO)或氧化铪钽(HfTaO)。

硅化物层522可以配置在源极/漏极区域510和516上。硅化物层522横向邻接栅极介电层512。第一层间介电(ILD)层524被配置在硅化物层522上方。在一些实施例中，接触蚀刻停止层(未示出)将硅化物层522与第一ILD层524分离。在一些实施例中，第一ILD层524可以包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。在一些实施例中，第一ILD层524具有平坦的上表面，该上表面与控制栅电极504、选择栅电极508、测试线字母结构401和伪结构412的上表面垂直对齐。

第二层间介电(ILD)层526位于第一ILD层524上方。在一些实施例中，第二ILD层526具有位于测试线字母结构和/或相关测试线(未示出)上方的开口530。在一些实施例中，第二ILD层526可包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。多个导电接触件528包括导电材料，多个导电接触件垂直延伸穿过第二ILD层526以邻接硅化物层522。在一些实施例中，多个导电接触件528可包括诸如钨、铜和/或铝的金属。

图6至图16示出了形成用于具有嵌入式闪存的集成芯片的测试线字母的方法的截面图的一些实施例。

如图6的截面图600所示，栅极介电层602(例如，SiO2)形成在半导体衬底102上方。在一些实施例中，栅极介电层602包括通过热工艺或者通过沉积工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD))等形成的氧化物(例如，SiO2)。在各个实施例中，半导体衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等，诸如半导体晶圆或晶圆上的一个或多个管芯)以及形成在其上和/或以其他方式与其相关联的任何其他类型的半导体和/或外延层。

选择栅极层形成在栅极介电层602上方，并且第一硬掩模层604形成在选择栅极层上方。然后，根据第一硬掩模层604蚀刻选择栅极层以在嵌入式闪存区域302内形成嵌入式闪存的选择栅电极508并且同时在测试线字母区域306内形成测试线字母结构401和伪结构412的第一多晶硅层402。

分别沿着测试线字母结构401和选择栅电极508的侧壁形成三层电荷捕获介电层404′和506′。控制栅极层形成在上覆三层电荷捕获介电层404′和506′的横向部分的水平表面上。第二硬掩模层606形成在控制栅极层上方。然后，根据第二硬掩模层606蚀刻控制栅极层以形成嵌入式闪存区域302内的嵌入式闪存结构的控制栅电极504并且同时形成测试线字母区域306内的测试线字母结构401的第二多晶硅层406。在一些实施例中，选择栅极层和控制栅极层可以包括通过沉积工艺(例如，CVD、PVD、ALD等)形成的掺杂多晶硅或金属。在一些实施例中，第一硬掩模层604和第二硬掩模层606可以包括氮化硅(SiN)。

测试线字母结构401包括在测试线字母结构401的上表面内形成开口的一个或多个沟槽410，该开口成形为类似测试线识别字符(例如，字母数字字符)。一个或多个伪结构412被配置在通过一个或多个沟槽410形成的开口内。

在一些实施例中，可以沿着嵌入式闪存区域302内的选择栅电极508的侧壁形成侧壁间隔件514，而可以沿着测试线字母区域306中的一个或多个沟槽410的侧壁形成第二硬掩模层606。在一些实施例中，侧壁间隔件514可以包括氮化物。可以在形成侧壁间隔件514之后执行注入工艺以在半导体衬底102内形成源极/漏极区域510。源极/漏极区域510具有比半导体衬底102更大的掺杂浓度。

如图7的截面图700所示，保护层702形成在测试线字母区域306和嵌入式闪存区域302上方。保护层702被配置为在随后的逻辑区域304的处理期间保护测试线字母区域306和嵌入式闪存区域302。在一些实施例中，保护层702可包括多晶硅。保护层702的上表面702u在测试线结构中可以具有位于一个或多个沟槽上方的一个或多个凹痕(divot)704。然而，由于伪结构412，一个或多个凹痕704的尺寸很小，使得保护层702完全覆盖第一硬掩模层604。

如图8的截面图800所示，保护层802被暴露给第一蚀刻剂804。第一蚀刻剂804被配置为回蚀保护层802，以减小保护层802上覆半导体衬底102的厚度。在各个实施例中，第一蚀刻剂804包括干蚀刻剂(例如，利用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子体蚀刻)或湿蚀刻剂(例如，氢氟酸(HF))。

如图9的截面图900所示，从逻辑区域304上方选择性地去除保护层902。在一些实施例中，通过在测试线字母区域306和嵌入式闪存区域302中的保护层902上方形成第一掩模层904，从逻辑区域304上方选择性地去除保护层902。随后，在通过第一掩模层902露出的区域中，保护层902被暴露给第二蚀刻剂906以从逻辑区域304内去除保护层902。在一些实施例中，第一掩模层904可以包括光刻胶层。

如图10的截面图1000所示，高k介电层1002、牺牲栅极层1004和栅极硬掩模层1006形成在半导体衬底102上方。高k介电层1002、牺牲栅极层1004和栅极硬掩模层1006横向地从保护层902上方延伸到逻辑区域304内与保护层902横向相邻的位置处。在一些实施例中，牺牲栅极层1004可以包括多晶硅，并且栅极硬掩模层1006可以包括通过沉积工艺形成的氧化物(例如，SiO2)或氮化物(例如，SiN)。

如图11的截面图1100所示，高k栅极介电层518、牺牲栅极层1102和栅极硬掩模层1104被图案化以在逻辑区域304内限定牺牲栅极堆叠件1108。在一些实施例中，根据上覆的掩模层1106(例如，光刻胶层)来图案化栅极硬掩模层1104。在未被栅极硬掩模层1104覆盖的区域中，高k栅极介电层518和牺牲栅极层1102随后被暴露给第三蚀刻剂1110。

如图12的截面图1200所示，保护层(图11的902)被去除。在一些实施例中，第三掩模层1202形成在逻辑区域304上方，并且保护层被暴露给第四蚀刻剂1204。第四蚀刻剂1204去除嵌入式闪存区域302内和测试线字母区域306中的保护层。在一些实施例中，第三掩模层1202可以包括光刻胶。

如图13的截面图1300所示，第一硬掩模层(图6的604)、第二硬掩模层(图6的606)和栅极硬掩模层(图11的1104)被去除。在一些实施例中，通过将硬掩模层暴露给第五蚀刻剂1302来去除硬掩模层。源极/漏极区域620可以随后形成在逻辑区域304内。源极/漏极区域620可以通过注入工艺形成，并且利用掺杂物(例如，硼(B)或磷(P))选择性地注入半导体衬底102。掺杂物随后可以被驱动到半导体衬底102中。

如图14的截面图1400所示，第一层间介电(ILD)层524形成在半导体衬底102上方。在一些实施例中，第一ILD层524可以包括通过沉积工艺(例如，CVD、PVD等)形成的低k介电层。随后可以执行平面化工艺(沿着线1402)以去除第一ILD层524的一部分并露出牺牲栅极层1102的上表面。

如图15的截面图1500所示，执行替换栅极工艺。替换栅极工艺去除牺牲栅极层1102并使用沉积技术在高k栅极介电层518上方形成金属栅电极520。在一些实施例中，金属栅电极520可以包括NMOS金属栅电极，而在其他实施例中，金属栅电极520可包括PMOS金属栅电极，其具有不同于NMOS金属栅电极的功函。

如图16的截面图1600所示，导电接触件528形成在上覆第一ILD层524的第二层间介电(ILD)层526内。可以通过以下步骤形成导电接触件528：选择性地蚀刻第二ILD层526以形成开口，并且随后在开口内沉积导电材料。在一些实施例中，导电材料例如可以包括钨(W)或氮化钛(TiN)。在一些实施例中，第二ILD层526可以被蚀刻以形成上覆测试线字母结构或相关测试线的开口530。

图17示出了形成具有配置在测试线识别字符内的沟槽的测试线字母的方法1700的一些实施例的流程图。

虽然所公开的方法(例如，方法1700和1800)在本文被示出和描述为一系列动作或事件，但应该理解，这些动作或事件的所示顺序不应解释为限制性。例如，除了本文所示和/或所述的之外，一些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，不是所有示出的动作均被要求实施说明书的一个或多个方面或实施例。此外，可以在一个或多个分离的动作和/或阶段中执行本文所述的一个或多个动作。

在步骤1702中，在半导体衬底上方形成测试线字母结构。

在步骤1704中，选择性地蚀刻测试线字母结构。选择性地蚀刻测试线字母形成一个或多个沟槽，其垂直延伸到测试线字母结构中并在测试线字母结构的上表面中形成测试线识别字符的形状的开口。

在步骤1706中，一个或多个伪结构形成在开口内。在一些实施例中，可以与一个或多个沟槽的形成同时形成一个或多个伪结构(例如，通过相同的蚀刻工艺)。

在步骤1708中，导电测试线被形成为与测试线字母结构相邻。在一些实施例中，测试线识别字符可以配置为比上覆半导体衬底的任何其他导电布线更接近(即，具有更小的距离)导电测试线。

图18示出了形成用于具有嵌入式闪存的集成芯片的测试线字母的方法1800的一些附加实施例。尽管与图6至图16相关联描述了方法1800，但应该理解，方法1800不限于这种结构，而是可以单独作为与该结构无关的方法。

在步骤1802中，第一多晶硅层形成在衬底上方。第一多晶硅层通过电荷捕获介电层与第二多晶硅层横向分离。图6示出了对应于动作1802的截面图600的一些实施例。

在步骤1804中，根据一个或多个硬掩模层蚀刻第一和第二多晶硅层，以同时形成测试线字母结构和嵌入式闪存结构。测试线字母结构包括垂直延伸到测试线字母结构中的一个或多个沟槽，其具有第一多晶硅层和上覆的第一硬掩模层。一个或多个沟槽在测试线字母的上表面中形成开口，该开口具有测试线识别字符的形状并且水平具有字母数字字符的形状。图6示出了对应于动作1804的截面图600的一些实施例。

在步骤1806中，保护层形成在测试线字母结构、嵌入式闪存结构和逻辑区域上方。图7示出了对应于动作1806的截面图700的一些实施例。

在步骤1808中，执行回蚀工艺以减小衬底的上方的保护层的厚度。图8示出了对应于动作1808的截面图800的一些实施例。

在步骤1810中，从逻辑区域去除保护层。图9示出了对应于动作1810的截面图900的一些实施例。

在步骤1812中，高k介电层、牺牲栅极层和栅极硬掩模层顺序形成在衬底上方。图10示出了对应于动作1812的截面图1000的一些实施例。

在步骤1814中，图案化牺牲栅极层和高k介电层以形成牺牲栅极堆叠件。图11示出了对应于动作1814的截面图1100的一些实施例。

在步骤1816中，从测试线结构和嵌入式闪存结构上方去除保护层。图12示出了对应于动作1816的截面图1200的一些实施例。

在步骤1818中，去除一个或多个硬掩模层。图13示出了对应于动作1818的截面图1300的一些实施例。

在步骤1820中，第一层间介电(ILD)层被沉积在衬底上方。第一ILD层横向位于牺牲栅极堆叠件和嵌入式闪存结构之间。图14示出了对应于动作1820的截面图1400的一些实施例。

在步骤1822中，执行平面化工艺以去除第一ILD层的一部分并露出牺牲栅极层的上表面。图14示出了对应于动作1822的截面图1400的一些实施例。

在步骤1824中，执行金属栅极替换工艺。金属栅极替换工艺利用金属栅电极替换牺牲栅极层。图15示出了对应于动作1824的截面图1500的一些实施例。

在步骤1826中，接触件形成在第一ILD层上方的第二层间介电(ILD)层内。图16示出了对应于动作1826的截面图1600的一些实施例。

因此，本发明涉及一种衬底及形成方法，衬底具有包括测试线字母结构内的沟槽的测试线字母，其被用于识别集成芯片上的测试线。

在一些实施例中，本发明涉及集成芯片。集成芯片包括半导体衬底。测试线字母结构被配置在半导体衬底上方并具有在测试线字母结构的上表面与测试线字母结构的下表面之间垂直延伸的一个或多个沟槽。一个或多个沟槽配置在测试线字母结构内以在测试线字母结构的上表面中形成具有字母字数字符的形状的开口。

在其他实施例中，本发明涉及集成芯片。集成芯片包括测试线字母结构，其被配置在半导体衬底上方并具有在测试线字母结构的上表面与测试线字母结构的下表面之间垂直延伸的一个或多个沟槽。一个或多个沟槽被配置为在测试线字母结构的上表面中形成具有测试线识别字符的形状的开口。一个或多个伪结构配置在测试线识别字符内。配置在半导体衬底上方的导电测试线位于与测试线字母结构相邻的位置处。导电测试线被配置为接收来自晶圆探针的电测试信号。

在又一些实施例中，本发明涉及形成集成芯片的方法。该方法包括在半导体衬底上方形成测试线字母结构。该方法还包括执行蚀刻工艺以选择性地蚀刻测试线字母结构以形成垂直延伸到测试线字母结构中的一个或多个沟槽，其中一个或多个沟槽在测试线字母结构的上表面内形成具有测试线识别字符的形状的开口。该方法还包括在与测试线字母结构相邻的位置处在半导体衬底上方形成导电测试线，其中导电测试线被配置为接收来自晶圆探针的电测试信号。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。