半导体结构及其制造方法与流程

本发明实施例涉及半导体结构及其制造方法。

背景技术：

包括半导体器件的电子设备对于许多现代应用是至关重要的。半导体器件已经经历了快速增长。材料和设计中的技术进步已经产生了多代半导体器件，其中，每一代都比上一代具有更小和更复杂的电路。在进步和创新的过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件)已经减小。这种进步已经增加了处理和制造半导体器件的复杂性。

微电子机械系统(MEMS)器件已经在最近得到发展并且也通常包括在电子设备中。MEMS器件是一种微型器件，MEMS器件的尺寸通常在从约小于1微米至几毫米的范围内。MEMS器件包括使用半导体材料制造以形成机械和电子部件。MEMS器件可以包括许多元件(例如，固定或可移动元件)以实现电子-机械功能。对于许多应用，MEMS器件电连接至外部电路以形成完整的MEMS系统。通常地，通过引线接合形成该连接。MEMS器件广泛用于各种应用中。MEMS应用包括运动传感器、气体探测器、压力传感器、打印机喷嘴等。此外，MEMS应用已经延伸到诸如可移动反射镜的光学应用和诸如RF开关等的射频(RF)应用等。

随着技术的发展，鉴于将小尺寸作为整体以及电路的功能和数量的增加，器件的设计变得更加复杂。在这样小和高性能的半导体器件内实现许多制造操作。在按比例微型化中的半导体器件的制造变得更加复杂。制造复杂性的增加可能会引起诸如高产量损失、电子互连的可靠性差、翘曲等的缺陷。因而，为了提高器件的性能以及减少制造成本和处理时间，电子设备中的器件的结构和制造方法需要持续的改进。

技术实现要素：

根据本发明的一个实施例，提供了一种半导体结构，包括：第一衬底；第二衬底；第一感测结构，位于所述第一衬底上方，并且位于所述第一衬底和所述第二衬底之间；通孔，延伸穿过所述第二衬底；以及第二感测结构，位于所述第二衬底上方，并且所述第二感测结构包括与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

根据本发明的另一实施例，还提供了一种半导体结构，包括：第一衬底，包括第一表面和与所述第一表面相对的第二表面；第二衬底，位于所述第一衬底的所述第一表面上方；第一感测结构，位于所述第一衬底的所述第一表面上方，并且位于所述第一衬底和所述第二衬底之间；通孔，穿过所述第一衬底；以及第二感测结构，位于所述第一衬底的所述第二表面上方，并且所述第二感测结构包括与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

根据本发明的又一实施例，还提供了一种制造半导体结构的方法，包括：接收第一衬底；设置第一感测结构；在所述第一衬底和所述第一感测结构上方设置第二衬底；形成延伸穿过所述第二衬底的通孔；以及形成第二感测结构，所述第二感测结构包括设置在所述第二衬底上方并且与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的一些实施例的半导体结构的示意图。

图1A是根据本发明的一些实施例的半导体结构的示意图。

图2是根据本发明的一些实施例的半导体结构的示意图。

图2A是根据本发明的一些实施例的半导体结构的示意图。

图3是根据本发明的一些实施例的半导体结构的示意图。

图4是根据本发明的一些实施例的半导体结构的示意图。

图5是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图5A至图5F是根据本发明的一些实施例的通过图5的方法制造半导体结构的示意图。

图6是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图6A至图6F是根据本发明的一些实施例的通过图6的方法制造半导体结构的示意图。

图7是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图7A至图7H是根据本发明的一些实施例的通过图7的方法制造半导体结构的示意图。

图8是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图8A至图8H是根据本发明的一些实施例的通过图8的方法制造半导体结构的示意图。

图9是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图9A至图9E是根据本发明的一些实施例的通过图9的方法制造半导体结构的示意图。

图10是根据本发明的一些实施例的制造半导体结构的方法的流程图。

图10A至图10E是根据本发明的一些实施例的通过图10的方法制造半导体结构的示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

电子设备可以包括多个MEMS传感器，并且这些传感器可以集成至近代的MEMS应用中的半导体芯片。例如，运动或惯性传感器用于诸如智能手机、平板电脑、游戏机的消费类电子产品中以及汽车碰撞检测系统中的运动激活的用户界面。为了捕获三维空间内的完整的运动范围，运动传感器通常利用加速度计和陀螺仪的组合。加速度计探测线性运动，并且陀螺仪探测角运动。此外，诸如电子罗盘的磁传感器也集成至芯片以用于导航。磁传感器可以确定外部磁场的方向。为了满足消费者对低成本、高质量和小体积的需求，多个传感器一起集成在相同的衬底上。

通过各个工艺在衬底上制造和集成MEMS传感器。传感器横向或水平集成在衬底上以变成电子器件。该传感器彼此邻近地设置。然而，这样的集成可能引起电子设备的不期望的较大的几何尺寸或形状因子。此外，通过引线接合集成和电连接传感器。这种连接可能会引起电子设备的寄生电容并且产生高噪音和整体较差的性能。此外，传感器通过需要高温度的晶圆接合操作彼此集成。一些传感器较易通过高温劣化。高温可能对一些传感器引起损坏并且因此不利地影响它们的灵敏度或操作性能。

本发明涉及包括集成在衬底上/上方的多个器件的半导体结构。该半导体结构包括衬底和设置在衬底上方的并且通过若干导电通孔集成的一个或多个器件。通过导电通孔集成的器件允许位于衬底上的器件彼此堆叠以减小半导体结构的几何尺寸或形状因子。同样，通过导电通孔电连接的器件可以减小噪音的产生并且改进半导体结构的性能。此外，在诸如晶圆接合操作的高温工艺完成之后，可以制造一些器件。这些器件将不会受到高温的损坏。因此，诸如磁性器件的器件将不会受到高温的影响并且因此也可以形成在半导体结构中，磁性器件包括较易通过高温(大于约300℃)劣化的各向异性磁阻(AMR)材料、巨磁阻(GMR)材料或隧道磁阻(TMR)材。也公开了其他实施例。

图1是根据本发明的一些实施例的半导体结构100的示意性截面图。在一些实施例中，半导体结构100配置为用于感测诸如运动、移动、磁场、压力等或它们的组合的各个特性。在一些实施例中，半导体结构100配置为用于感测线性运动、角运动、磁场方向等。在一些实施例中，半导体结构100包括彼此堆叠的一个或多个衬底和用于感测各个预定特性的一个或多个器件。在一些实施例中，如图1所示，半导体结构100包括第一衬底101、第二衬底108、第一感测结构106a和第二感测结构110。应该注意，半导体结构100可以包括一个或多个衬底和一个或多个感测结构。

在一些实施例中，半导体结构100包括第一衬底101。在一些实施例中，第一衬底101可以包括设置在第一衬底101的上方或中的若干电路和诸如晶体管等的一个或多个有源元件。在一些实施例中，形成在第一衬底101上方或中的电路可以是适用于特定应用的任何类型的电路。根据一些实施例，该电路可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各个n-型金属氧化物半导体(NMOS)和/或p-型金属氧化物半导体(PMOS)器件。该电路可以是互连的以实施一种或多种功能。在一些实施例中，第一衬底101包括设置在第一衬底101上方或中的ASIC组件。在一些实施例中，第一衬底101包括设置在第一衬底101上方或中的CMOS组件。在一些实施例中，第一衬底101包括诸如硅或其他合适的材料的半导体材料。在一些实施例中，第一衬底101是硅衬底或硅晶圆。在一些实施例中，第一衬底101是CMOS衬底。

在一些实施例中，第一感测结构106a设置在第一衬底101上方。在一些实施例中，诸如运动感测器件的第一感测结构106a配置为用于感测运动。在一些实施例中，第一感测结构106a是用于测量角速度的陀螺仪。在一些实施例中，第一感测结构106a是用于测量线性加速度的加速度计。在一些实施例中，第一感测结构106a包括用于与沿着平面的运动反应的检测质量块和用于支撑检测质量块的支撑弹簧。在一些实施例中，第一感测结构106a是一个或多个轴陀螺仪、一个或多个轴加速度计或一个或多个轴运动感测器件。

在一些实施例中，第二衬底108设置在第一衬底102和第一感测结构106a上方。在一些实施例中，第二衬底108垂直地堆叠在第一衬底101上方。在一些实施例中，第二衬底108是用于覆盖第一衬底101的盖衬底或盖晶圆。在一些实施例中，第二衬底108包括硅或其他合适的材料。

在一些实施例中，腔105设置在第一衬底101和第二衬底108之间。在一些实施例中，腔105围绕第一感测结构106a。第一感测结构106a在腔105内是可移动的。在一些实施例中，腔105在真空中或处于低于约1大气压(atm)的气体压力下。在一些实施例中，第一感测结构106a密封在腔105中。

在一些实施例中，接合焊盘108b可以是在第一衬底101上采用的第一接合材料和在第二衬底108上采用的第二接合材料这两种分布的(distributed)材料的组合。第一接合材料和第二接合材料可以是金属至金属或金属至半导体。第一接合材料和第二接合材料可以包括硅(Si)至铝(Al)、硅(Si)至金(Au)、锗(Ge)至铝(Al)、钛(Ti)至铝(Al)、铜(Cu)至锡(Sn)、铟(In)至金(Au)或任何种类的适当的接合层。

在一些实施例中，通孔109设置在第二衬底108内。在一些实施例中，通孔109延伸穿过第二衬底108。在一些实施例中，通孔109与接合焊盘108b电连接。在一些实施例中，通孔109设置在接合焊盘108b上方。在一些实施例中，第二衬底108通过通孔109与第一衬底101通信。在一些实施例中，通孔109是衬底贯通孔(TSV)或硅贯通孔(TSV)。在一些实施例中，通孔109包括导电材料、金属化材料或半导体材料。在一些实施例中，通孔109包括金、银、铜、镍、钨、铝、锡和/或它们的合金。在一些实施例中，通孔109是铜柱。在一些实施例中，通孔109包括硅、多晶硅等。在一些实施例中，通孔109是硅柱。

在一些实施例中，第一隔离层109a设置在第二衬底108上方和第二衬底108和通孔109之间。在一些实施例中，第一隔离层109a共形于第二衬底108的表面和通孔109的侧壁。在一些实施例中，第一隔离层109a围绕通孔109。在一些实施例中，第一隔离层109a包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

在一些实施例中，第二感测结构110设置在第二衬底108上方。在一些实施例中，第二感测结构110配置为用于感测或探测磁场、确定方向、导航等。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、一个或多个轴磁传感器、磁强计、地磁传感器等。在一些实施例中，第二感测结构110用作电子或数字罗盘。在一些实施例中，第二感测结构110与第一感测结构106a协作以确定运动方向。

在一些实施中，第二感测结构110包括与通孔109电连接的互连结构110a。在一些实施例中，互连结构110a设置在第二衬底108或第一隔离层109a上方，并且与通孔109连接以与通孔109电连接。在一些实施例中，互连结构110a与通孔109、接合焊盘108b电连接。在一些实施例中，第二感测结构110通过互连结构110a和通孔109与第一衬底101通信。在一些实施例中，互连结构110a是配置为向第一衬底101或第二衬底108传送电信号的磁感测电极。在一些实施例中，互连结构110a是钝化后互连件(PPI)或部分再分布层(RDL)。在一些实施例中，互连结构110a包括铝、铜、氧化铝、镍、金、钨、钛、它们的合金或它们的多层。

在一些实施例中，第二感测结构110包括至少部分地覆盖互连结构110a的感测材料110b。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，互连结构110a可以根据感测材料110b感测的磁场传送电信号。例如，当对感测材料或围绕半导体结构100施加磁场时，感测材料110b的电阻可以改变，并且互连结构110a可以根据改变的电阻向第一衬底101或第二衬底108传送电信号用于进一步处理，并且因此感测和确定磁场。在一些实施例中，感测材料110b包括各向异性磁阻(AMR)材料、巨磁阻(GMR)材料或隧道磁阻(TMR)材料或任何合适的材料。

在一些实施例中，第二隔离层110c设置在第二衬底108上方并且覆盖或围绕互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

图1A是根据本发明的实施例的半导体结构100’的示意性截面图。在一些实施例中，半导体结构100’配置为用于感测诸如运动、移动、磁场、压力等或它们的组合的各个特性。在一些实施例中，半导体结构100’配置为用于感测线性运动、角运动、磁场方向等。在一些实施例中，半导体结构100’包括彼此堆叠的一个或多个衬底和用于感测各个预定特性的一个或多个器件。在一些实施例中，如图1A所示，半导体结构100’包括第一衬底101、第三衬底106、第二衬底108、第一感测结构106a和第二感测结构110。应该注意，半导体结构100’可以包括一个或多个衬底和一个或多个感测结构。

在一些实施例中，半导体结构100’包括第一衬底101。在一些实施例中，第一衬底101可以包括设置在第一衬底101上方或中的若干电路和诸如晶体管等的一个或多个有源元件。在一些实施例中，形成在第一衬底101上方或中的电路可以是适用于特定的应用的任何类型的电路。根据一些实施例，该电路可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各个n-型金属氧化物半导体(NMOS)和/或p-型金属氧化物半导体(PMOS)器件。该电路可以是互连的以实施一种或多种功能。在一些实施例中，第一衬底101包括设置在第一衬底101上方或中的ASIC组件。在一些实施例中，第一衬底101包括设置在第一衬底101上方或中的CMOS组件。在一些实施例中，第一衬底101包括诸如硅或其他合适的材料的半导体材料。在一些实施例中，第一衬底101是硅衬底或硅晶圆。在一些实施例中，第一衬底101是CMOS衬底。

在一些实施例中，第一衬底101包括第一表面101a和与第一表面101a相对的第二表面101b。在一些实施例中，第一表面101a是第一衬底101的有源侧或正侧，若干电路或电组件设置在第一表面101a上方。在一些实施例中，第二表面101b是第一衬底101的缺少电路或电组件的无源侧或背侧。

在一些实施例中，金属间介电(IMD)层102设置在第一衬底101上。在一些实施例中，IMD层102设置在第一衬底101的第一表面101a上。在一些实施例中，IMD层102包括导电结构103和围绕导电结构103的介电材料102a。在一些实施例中，导电结构103设置在IMD层102上方或IMD层内。在一些实施例中，导电结构103与第一衬底101中的电路或元件电连接。在一些实施例中，导电结构103包括铜、铝、钨等。在一些实施例中，介电材料102a包括氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等。

在一些实施例中，介电层104设置在IMD层102上方。在一些实施例中，介电层104设置在导电结构103上方或覆盖导电结构103。在一些实施例中，介电层104包括氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等。在一些实施例中，第一腔105设置在介电层104内。第一腔105穿过介电层104延伸。在一些实施例中，第一腔105穿过介电层104延伸至IMD 102的介电材料102a。在一些实施例中，介电层104包括与介电材料102a相同或不同的材料。

在一些实施例中，第三衬底106设置在第一衬底101上方。在一些实施例中，第三衬底106设置在介电层104上。在一些实施例中，第三衬底106接合在第一衬底104上方。在一些实施例中，第三衬底106垂直堆叠在第一衬底101上方。在一些实施例中，第三衬底106与介电层104直接接合。在一些实施例中，第三衬底106包括硅、玻璃、陶瓷或其他合适的材料。在一些实施例中，第三衬底106是硅衬底或硅晶圆。在一些实施例中，第三衬底106是MEMS衬底。在一些实施例中，第三衬底106包括形成在第三衬底106上或中的电路。在一些实施例中，第三衬底106包括晶体管、电容器、电阻器、二极管、光电二极管等。在一些实施例中，第三衬底106包括MEMS器件或MEMS组件。

在一些实施例中，第三衬底106包括第一感测结构106a。在一些实施例中，诸如运动感测器件的第一感测结构106a配置为用于感测运动。在一些实施例中，第一感测结构106a是用于测量角速度的陀螺仪。在一些实施例中，第一感测结构106a是用于测量线性加速度的加速度计。在一些实施例中，第一感测结构106a包括用于与沿着平面运动反应的检测质量块和用于支撑检测质量块的支撑弹簧。在一些实施例中，第一感测结构106a是一个或多个轴陀螺仪、一个或多个轴加速度计或一个或多个轴运动感测器件。在一些实施例中，第一感测结构106a设置在第一腔105上方或与第一腔105对准。在一些实施例中，第一感测结构106a在第一腔105内且相对于第一衬底101、IMD层102或介电层104是可移动的。

在一些实施例中，插塞107设置在第三衬底106内。在一些实施例中，插塞107穿过第三衬底106并且与导电结构103电连接。在一些实施例中，插塞107设置在第一衬底101上方。在一些实施例中，插塞107延伸穿过第三衬底106和介电层104并且与至少部分导电结构103连接。在一些实施例中，插塞107包括诸如金、银、铜、镍、钨、铝、锡和/或它们的合金的导电材料。

在一些实施例中，第一接合焊盘106b设置在第三衬底106上方。在一些实施例中，第一接合焊盘106b配置为接收连接结构。在一些实施例中，第一接合焊盘106b设置在插塞107或导电结构103上方。在一些实施例中，第一接合焊盘106b、插塞107和导电结构103是电连接的。在一些实施例中，第一接合焊盘106b包括铝、铜、钛、金、镍或其他合适的材料。

在一些实施例中，第二衬底108设置在第三衬底106上方。在一些实施例中，第二衬底108垂直堆叠在第三衬底106或第一衬底101上方。在一些实施例中，第二衬底108设置在介电层104和IMD层102上方。在一些实施例中，第二衬底108是用于覆盖第一衬底101和第三衬底106的盖衬底或盖晶圆。在一些实施例中，第二衬底108包括硅或其他合适的材料。

在一些实施例中，第二衬底108包括位于第二衬底108内的第二腔108a。在一些实施例中，第二腔108a穿过部分第二衬底108并且远离第一衬底101或第三衬底106延伸。在一些实施例中，第二腔108a设置在第一感测结构106a和第一腔105上方。在一些实施例中，第一腔105和第二腔108a是协作的并且彼此对准以变成允许第一感测结构106a在其中移动的腔(第一腔105和第二腔108a)。在一些实施例中，腔(第一腔105和第二腔108a)由第一衬底101和第二衬底108限定并且围绕第一感测结构106a。第一感测结构106a在由第一衬底101和第二衬底108限定的腔(第一腔105和第二腔108a)内是可移动的。在一些实施例中，腔(第一腔105和第二腔108a)是在真空中或处于低于约1大气压(atm)的气体压力下。在一些实施例中，第一感测结构106a密封在腔(第一腔105和第二腔108a)中。

在一些实施例中，第二接合焊盘108b设置在第二衬底108上方。在一些实施例中，第二接合焊盘108b设置在第二衬底108和第三衬底106之间。在一些实施例中，第二接合焊盘108b设置为与第一接合焊盘106b相对并且与第一接合焊盘106b对准。在一些实施例中，第二接合焊盘108b与第一接合焊盘106b电连接。在一些实施例中，第二接合焊盘108b设置在插塞107和导电结构103上方并且通过第一接合焊盘106b与插塞107和导电结构103电连接。在一些实施例中，第二接合焊盘108b包括锗、硅或其他合适的材料。在一些实施例中，第二接合焊盘108b与第一接合焊盘106b接合，从而使得第二衬底108与第三衬底106接合。在一些实施例中，第二接合焊盘108b与第一接合焊盘106b共晶(eutectically)接合。在一些实施例中，第一接合焊盘106b和第二接合焊盘108b可以是硅(Si)至铝(Al)、硅(Si)至金(Au)、锗(Ge)至铝(Al)、钛(Ti)至铝(Al)、铜(Cu)至锡(Sn)、铟(In)至金(Au)或任何种类的适当的接合层的材料的组合。

在一些实施例中，通孔109设置在第二衬底108内。在一些实施例中，通孔109穿过第二衬底108并且与插塞107和导电结构103电连接。在一些实施例中，通孔109通过第一接合焊盘106b和第二接合焊盘108b与插塞107电连接。在一些实施例中，通孔109设置在接合焊盘108b、第一接合焊盘106b、插塞107或导电结构103上方。第二接合焊盘108b设置在通孔109和第二衬底108上方。在一些实施例中，第二接合焊盘108b与通孔109连接。在一些实施例中，第二衬底108通过通孔109和插塞107与第三衬底106或第一衬底101通信。在一些实施例中，通孔109是衬底贯通孔(TSV)或硅贯通孔(TSV)。在一些实施例中，通孔109包括导电材料、金属化材料或半导体材料。在一些实施例中，通孔109包括金、银、铜、镍、钨、铝、锡和/或它们的合金。在一些实施例中，通孔109是铜柱。在一些实施例中，通孔109包括硅、多晶硅等。在一些实施例中，通孔109是硅柱。

在一些实施例中，第一隔离层109a设置在第二衬底108上方以及设置在第二衬底108和通孔109之间。在一些实施例中，第一隔离层109a共形于第二衬底108的表面和通孔109的侧壁。在一些实施例中，第一隔离层109a围绕通孔109。在一些实施例中，第一隔离层109a包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

在一些实施例中，第二感测结构110设置在第二衬底108上方。在一些实施例中，第二感测结构110配置为用于感测或探测磁场、确定方向、导航等。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、一个或多个轴磁传感器、磁强计、地磁传感器等。在一些实施例中，第二感测结构110用作电子或数字罗盘。在一些实施例中，第二感测结构110与第一感测结构106a协作以确定运动方向。

在一些实施中，第二感测结构110包括与通孔109电连接的互连结构110a。在一些实施例中，互连结构110a设置在第二衬底108或第一隔离层109a上方，并且与通孔109连接以与通孔109电连接。在一些实施例中，互连结构110a与通孔109、第二接合焊盘108b、第一接合焊盘106b、插塞107或导电结构103电连接。在一些实施例中，第二感测结构110通过互连结构110a和通孔109与第一衬底101或第三衬底106通信。在一些实施例中，互连结构110a是配置为向第一衬底101、第三衬底106或第二衬底108传送电信号的磁感测电极。在一些实施例中，互连结构110a是钝化后互连件(PPI)或部分再分布层(RDL)。在一些实施例中，互连结构110a包括铝、铜、氧化铝、镍、金、钨、钛、它们的合金或它们的多层。

在一些实施例中，第二感测结构110包括至少部分地覆盖互连结构110a的感测材料110b。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，互连结构110a可以根据感测材料110b感测的磁场传送电信号。例如，当对感测材料或围绕半导体结构100施加磁场时，感测材料110b的电阻可以改变，并且互连结构110a可以根据改变的电阻向第一衬底101、第三衬底106或第二衬底108传送电信号以用于进一步处理，并且因此感测和确定磁场。在一些实施例中，感测材料110b包括各向异性磁阻(AMR)材料、巨磁阻(GMR)材料或隧道磁阻(TMR)材料或任何合适的材料。

在一些实施例中，第二隔离层110c设置在第二衬底108上方并且覆盖或围绕互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

图2是根据本发明的一些实施例的半导体结构200的示意性截面图。在一些实施例中，半导体结构200包括第一衬底101、第二衬底108、第一感测结构106a和腔105，这与以上描述的以及图1中示出的配置类似。在如图2的一些实施例中，半导体结构200包括第二感测结构110以及通孔109，第二感测结构110设置在第二表面101b或第一衬底101的背侧上方，通孔109延伸穿过第一衬底101。

在一些实施例中，通孔109从第二表面101b并且在第一衬底101内延伸。在一些实施例中，通孔109是TSV。在一些实施例中，通孔109包括导电材料、金属化材料或半导体材料。在一些实施例中，通孔109包括金、银、铜、镍、钨、铝、锡和/或它们的合金。在一些实施例中，通孔109是铜柱。在一些实施例中，通孔109包括硅、多晶硅等。在一些实施例中，通孔109是硅柱。

在一些实施例中，第一隔离层109a设置在第一衬底101的第二表面101b上方以及通孔109和第一衬底101之间。在一些实施例中，第一隔离层109a共形于第一衬底101的第二表面和通孔109的侧壁。在一些实施例中，第一隔离层109a围绕通孔109。在一些实施例中，第一隔离层109a包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

在一些实施例中，第二感测结构110设置在第一衬底101上方。在一些实施例中，互连结构110a、感测材料110b和第二隔离层110c设置在第一衬底101上方。在一些实施例中，互连结构110a设置在第一隔离层109a上方。在一些实施例中，互连结构110a设置在通孔109上方并且与通孔109电连接。在一些实施例中，互连结构110a是配置为向第一衬底101或第二衬底108传送电信号的磁感测电极。在一些实施例中，互连结构110a是钝化后互连(PPI)件或部分再分布层(RDL)。在一些实施例中，互连结构110a包括铝、铜、氧化铝、镍、金、钨、钛、它们的合金或它们的多层。

在一些实施例中，感测材料110b设置在第一衬底110上方并且至少部分地覆盖互连结构110a。在一些实施例中，诸如磁感测材料的感测材料110b配置为用于感测磁场。在一些实施例中，互连结构110a可以根据感测材料110b感测的磁场传送电信号。在一些实施例中，感测材料110b包括AMR材料、GMR材料或TMR材料或任何合适的材料。

在一些实施例中，第二隔离层110c设置在第一衬底101上方并且覆盖或围绕互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

图2A是根据本发明的一些实施例的半导体结构200’的示意性截面图。在一些实施例中，半导体结构200’包括第一衬底101、金属间介电(IMD)层102、介电层104、第三衬底106、插塞107、第二衬底108和腔(第一腔105和第二腔108a)，这与以上描述的以及图1A中示出的配置类似。在如图2A的一些实施例中，半导体结构200包括设置在第二表面101b或第一衬底101的背侧上方的第二感测结构110，并且穿过第一衬底101延伸的通孔109。

在一些实施例中，设置在IMD层102的介电材料102a上方或内的导电结构103包括顶部103a和底部103b。在一些实施例中，顶部103a设置在底部103b上方并且与底部103b电连接。在一些实施例中，顶部103a是顶金属层，并且底部103b是底金属层。在一些实施例中，顶部103a接近第三衬底106并且远离第一衬底101，并且底部103b接近第一衬底101。在一些实施例中，导电结构103的顶部103a设置在插塞107上方或与插塞107连接。在一些实施例中，通孔109从第一衬底101的第二表面101b延伸至第一衬底101的第一表面101a，并且设置在导电结构103的底部103b上方或与导电结构103的底部103b连接。在一些实施例中，通孔109与导电结构103的底部103b电连接。在一些实施例中，通孔109穿过第一衬底101延伸至IMD层102。在一些实施例中，通孔109是TSV。在一些实施例中，通孔109包括导电材料、金属化材料或半导体材料。在一些实施例中，通孔109包括金、银、铜、镍、钨、铝、锡和/或它们的合金。在一些实施例中，通孔109是铜柱。在一些实施例中，通孔109包括硅、多晶硅等。在一些实施例中，通孔109是硅柱。

在一些实施例中，第一隔离层109a设置在第一衬底101的第二表面101b上方以及设置在通孔109和第一衬底101或IMD层102之间。在一些实施例中，第一隔离层109a共形于第一衬底101的第二表面和通孔109的侧壁。在一些实施例中，第一隔离层109a围绕通孔109。在一些实施例中，第一隔离层109a包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

在一些实施例中，第二感测结构110设置在第一衬底101上方。在一些实施例中，互连结构110a、感测材料110b和第二隔离层110c设置在第一衬底101上方。在一些实施例中，互连结构110a设置在第一隔离层109a上方。在一些实施例中，互连结构110a设置在通孔109上方，从而使得互连结构110a通过通孔109与导电结构103电连接。在一些实施例中，互连结构110a、通孔109、导电结构103和插塞107是电连接的。在一些实施例中，互连结构110a是配置为向第一衬底101、第三衬底106或第二衬底108传送电信号的磁感测电极。在一些实施例中，互连结构110a是钝化后互连(PPI)件或部分再分布层(RDL)。在一些实施例中，互连结构110a包括铝、铜、氧化铝、镍、金、钨、钛、它们的合金或它们的多层。

在一些实施例中，感测材料110b设置在第一衬底110上方并且至少部分地覆盖互连结构110a。在一些实施例中，诸如磁感测材料的感测材料110b配置为用于感测磁场。在一些实施例中，互连结构110a可以根据感测材料110b感测的磁场传送电信号。在一些实施例中，感测材料110b包括AMR材料、GMR材料或TMR材料或任何合适的材料。

在一些实施例中，第二隔离层110c设置在第一衬底101上方并且覆盖或围绕互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c包括诸如氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅、聚合物等的介电材料。

图3是根据本发明的一些实施例的半导体结构300的示意性截面图。在一些实施例中，半导体结构300具有与以上描述的以及图1中所示的半导体结构100或以上描述的以及图1A中示出的半导体结构100’具有类似的配置。在如图3所示的一些实施例中，半导体结构300包括设置在第二衬底108上方的连接结构111。在一些实施例中，连接结构111将第一衬底101、第三衬底106或第二衬底108与外部电路或组件电连接。在一些实施例中，连接结构111包括凸块下金属(UBM)焊盘111a和导电凸块111b，连接结构111设置在第二衬底108、第二感测结构110或互连结构110a上方。

在一些实施例中，UBM焊盘111a设置在部分互连结构110a上方并且与部分互连结构110a电连接。在一些实施例中，UBM焊盘111a通过互连结构110a与通孔109电连接。在一些实施例中，UBM焊盘111a设置在互连结构110a上方并且穿过第二隔离层110c延伸至互连结构110a。在一些实施例中，UBM焊盘111a设置在互连结构110a、通孔109或插塞107的部分上方。在一些实施例中，UBM焊盘111a用作接收导电材料的平台并且用于与外部电路或组件的电连接。在一些实施例中，UBM焊盘111a通过互连结构110a、通孔109或插塞107与第一衬底101、第三衬底106或第二衬底108电连接。在一些实施例中，UBM焊盘111a是位于互连结构110a和第二隔离层110c上方的冶金层或冶金堆叠膜。在一些实施例中，UBM焊盘111a包括诸如金、银、铜、镍、钨、铝、钯和/或它们的合金的金属或金属合金。

在一些实施例中，导电凸块111b设置在UBM焊盘111a上方。在一些实施例中，导电凸块111b由UBM焊盘接收并且配置为与外部电路或组件电连接。在一些实施例中，导电凸块111b安装在另一衬底或电路板上方。在一些实施例中，导电凸块111b包括诸如焊料、铅、锡、铜、金、镍等或诸如铅、锡、铜、金、镍等的组合的金属合金的可回流材料。在一些实施例中，导电凸块111b包括金属粉末和焊剂的焊膏混合物。在一些实施例中，导电凸块111b是球栅阵列(BGA)球、可控塌陷芯片连接(C4)凸块、微凸块等。在一些实施例中，导电凸块111b是球形或半球形。在一些实施例中，导电凸块111b是圆柱形。在一些实施例中，导电凸块111b是焊料球、金属柱等。

图4是根据本发明的一些实施例的半导体结构400的示意性截面图。在一些实施例中，半导体结构400具有与以上描述的以及图2中示出的半导体结构200或以上描述的以及图2A中示出的半导体结构200’类似的配置。在如图4的一些实施例中，半导体结构400包括设置在第一衬底101上方的连接结构111。在一些实施例中，连接结构111将第一衬底101、第三衬底106或第二衬底108与外部电路或组件电连接。在一些实施例中，连接结构111包括UBM焊盘111a和导电凸块111b，连接结构111设置在第一衬底101上方或第一衬底101的第二表面101b上方。

在一些实施例中，UBM焊盘111a设置在部分互连结构110a上方或与部分互连结构110a电连接。在一些实施例中，UBM焊盘111a通过互连结构110a与通孔109电连接。在一些实施例中，UBM焊盘111a设置在互连结构110a上方并且穿过第二隔离层110c延伸至互连结构110a。在一些实施例中，UBM焊盘111a通过互连结构110a、通孔109或插塞107与第一衬底101、第三衬底106或第二衬底108电连接。在一些实施例中，UBM焊盘111a是位于互连结构110a和第二隔离层110c上方的冶金层或冶金堆叠膜。在一些实施例中，UBM焊盘111a包括诸如金、银、铜、镍、钨、铝、钯和/或它们的合金的金属或金属合金。

在一些实施例中，导电凸块111b设置在UBM焊盘111a上方。在一些实施例中，导电凸块111b由UBM焊盘接收并且配置为与外部电路或组件电连接。在一些实施例中，导电凸块111b安装在另一衬底或电路板上方。在一些实施例中，导电凸块111b包括诸如焊料、铅、锡、铜、金、镍等或诸如铅、锡、铜、金、镍等的组合的金属合金的可回流材料。在一些实施例中，导电凸块111b是BGA球、C4凸块、微凸块等。在一些实施例中，导电凸块111b是球形、半球形、圆柱形或其他合适的形状。在一些实施例中，导电凸块111b是焊料球、金属柱等。

在本发明中，同样公开了制造半导体结构100’的方法。在一些实施例中，通过方法500形成半导体结构100’。方法500包括一系列操作和描述并且该说明不旨在限制操作的顺序。图5是制造半导体结构100’的方法500的实施例。方法500包括一系列操作(501、502、503、504、505和506)。

在操作501中，如图5A所示，接收或提供第一衬底101。在一些实施例中，第一衬底101包括第一表面101a和与第一表面101a相对的第二表面101b。在一些实施例中，第一衬底101包括设置在第一衬底101上方或中的若干电路和诸如晶体管等的若干有源元件。在一些实施例中，第一衬底101包括诸如设置在第一衬底101上方或中的诸如CMOS组件、ASIC组件等的组件。在一些实施例中，第一衬底101包括诸如硅或其他合适的材料的半导体材料。在一些实施例中，第一衬底101是硅衬底或硅晶圆。在一些实施例中，第一衬底101是CMOS衬底。

在一些实施例中，在第一衬底101上方形成IMD层102。在一些实施例中，包括介电材料102a和导电结构103的IMD层102设置在第一衬底101上方或内。在一些实施例中，通过化学汽相沉积(CVD)操作或其他合适的操作在第一衬底101上方沉积介电材料102a，通过蚀刻操作或其他合适的操作去除介电材料102a的一些部分，通过电镀、溅射或其他合适的操作沉积导电材料并且通过光刻和蚀刻操作或其他合适的操作图案化导电材料以变成导电结构103来形成IMD层102。

在一些实施例中，介电层104设置在IMD层102、导电结构103或第一衬底101上方。在一些实施例中，通过CVD操作或其他合适的操作设置介电层104。在一些实施例中，形成穿过介电层104延伸的第一腔105。第一腔105从介电层104延伸至IMD层102或第一衬底101。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除部分介电层104以形成第一腔105。

在操作502中，如图5B所示，第三衬底106设置在第一衬底101上方。在一些实施例中，第三衬底106是硅衬底或硅晶圆。在一些实施例中，第三衬底106是MEMS衬底。在一些实施例中，第三衬底106包括形成在第三衬底106上或中的电路。在一些实施例中，包括第一感测结构106a的第三衬底106设置在介电层104、IMD层102或第一衬底101上方。在一些实施例中，诸如运动感测器件的第一感测结构106a配置为用于感测运动。在一些实施例中，第一感测结构106a是陀螺仪、加速度计、一个或多个轴陀螺仪、一个或多个轴加速度计或一个或多个轴运动感测器件。在一些实施例中，第一感测结构106a设置在第一腔105上方或与第一腔105对准。在一些实施例中，第一感测结构106a在第一腔105内相对于第一衬底101、IMD层102或介电层104是可移动的。

在一些实施例中，第三衬底106垂直堆叠在第一衬底101上方。在一些实施例中，第三衬底106通过直接接合操作、熔融接合操作或其他合适的操作接合在第一衬底101上方。在一些实施例中，第三衬底106通过熔融接合操作与介电层104接合。

在操作503中，如图5C所示，形成插塞107。在一些实施例中，插塞107穿过第三衬底106延伸并且与设置在第一衬底101和第三衬底106之间的导电结构103电连接。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除第三衬底106和介电层104的部分以形成第一凹槽107a，并且通过沉积、电镀或其他合适的操作在第一凹槽107a内填充导电材料来形成插塞107。在一些实施例中，插塞107设置在导电结构103上方并且与导电结构103电连接。

在一些实施例中，在第三衬底106或插塞107上方形成第一接合焊盘106b。在一些实施例中，第一接合焊盘106b设置在插塞107上方并且与插塞107电连接。在一些实施例中，通过溅射、电镀或其他合适的操作形成第一接合焊盘106b。在一些实施例中，第一接合焊盘106b包括铝、铜或其他合适的材料。

在操作504中，如图5D所示，第二衬底108设置在第三衬底106上方。在一些实施例中，第二衬底108垂直堆叠在第三衬底106或第一衬底101上方。在一些实施例中，第二衬底108是用于覆盖第一衬底101和第三衬底106的盖衬底或盖晶圆。在一些实施例中，第二衬底108包括硅或其他合适的材料。在一些实施例中，第二衬底108通过共晶接合操作或其他合适的操作接合在第三衬底106上方。在一些实施例中，第二接合焊盘108b设置在第二衬底108上方并且与第一接合焊盘106b相对。在一些实施例中，第二衬底108通过将第一接合焊盘106b和第二接合焊盘108b来接合来与第三衬底106接合。在一些实施例中，第二接合焊盘108b包括锗、硅或其他合适的材料。在一些实施例中，第一接合焊盘106b和第二接合焊盘108b通过共晶接合操作接合。在一些实施例中，第二衬底108在大于约400℃的高温下与第三衬底106共晶接合。

在一些实施例中，形成在第二衬底108内延伸的第二腔108a。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除部分第二衬底108以形成第二腔108a。在一些实施例中，在第一感测结构106a或第一腔105上方形成第二腔108a。在一些实施例中，第一腔105与第二腔108a协作以变成腔(第一腔105和第二腔108a)。腔(第一腔105和第二腔108a)设置在第一衬底101上方并且由第一衬底101和第二衬底108限定。在一些实施例中，第一感测结构106a由腔围绕并且在腔内是可移动的。

在操作505中，如图5E所示，形成通孔109。在一些实施例中，通孔109穿过第二衬底108延伸并且与插塞107电连接。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除部分第二衬底108以形成第二凹槽109b，并且通过沉积、电镀或其他合适的操作在第二凹槽109b内填充导电材料或半导体材料来形成通孔109。在一些实施例中，由诸如铜的金属填充第二凹槽109b以形成为铜柱的通孔109。在一些实施例中，由诸如硅、多晶硅等的半导体材料填充第二凹槽109b以形成为硅柱的通孔109。在一些实施例中，通孔109设置在插塞107、第二接合焊盘108b或第一接合焊盘106b上方并且与插塞107、第二接合焊盘108b或第一接合焊盘106b电连接。在一些实施例中，在形成第二凹槽109b之后，第一隔离层109a设置在第二衬底108上方以及第二凹槽109b的侧壁上方。在一些实施例中，通过CVD操作或其他合适的操作设置第一隔离层109a。在一些实施例中，通孔109由第一隔离层109a围绕。在一些实施例中，第一隔离层109a设置在通孔109和第二衬底108之间。

在操作506中，如图5F所示，在第二衬底108上方形成第二感测结构110。在一些实施例中，第二感测结构110配置为用于感测或探测磁场。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、一个或多个轴磁传感器、磁强计、地磁传感器等。

在一些实施例中，互连结构110a形成和设置在第二衬底108上方并且与通孔109电连接。在一些实施例中，互连结构110a被图案化并且形成在第一隔离层109a或第二衬底108上方。在一些实施例中，通过在第二衬底108上方设置导电材料并且之后图案化导电材料以变成互连结构110a来形成互连结构110a。通过电镀、溅射或其他合适的操作设置导电材料。通过光刻、蚀刻或其他合适的操作图案化导电材料。在一些实施例中，互连结构110a与通孔109电连接。

在一些实施例中，感测材料110b形成和设置在第二衬底108上方。在一些实施例中，感测材料110b至少部分地覆盖互连结构110a。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，感测材料110b通过沉积、光刻、蚀刻或其他合适的操作设置在第二衬底108和部分互连结构110a上方。

在一些实施例中，第二隔离层110c设置在第二衬底108上方并且覆盖互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，通过CVD或其他合适的操作形成第二隔离层110c。

在一些实施例中，如图5F所示形成的半导体结构100’具有与以上描述的以及图1A中示出的类似的配置。第一衬底101、第三衬底106和第二衬底108彼此垂直堆叠，并且因此最小化半导体结构100的几何尺寸或形状因子。此外，由于在高温下将第二衬底108与第三衬底106接合之后形成第二感测结构110，因此在高温下的接合操作期间，较易受加热或高温劣化的感测材料110b将不会被影响或损坏。

在一些实施例中，通过方法600形成半导体结构200’。方法600包括一系列操作和描述并且该说明不视为限制操作的顺序。图6是制造半导体结构200’的方法600的实施例。方法600包括一系列操作(601、602、603、604、605和606)。

在操作601中，如图6A所示，接收或提供第一衬底101。操作601类似于图5A中的操作501。在操作602中，如图6B所示，第三衬底106设置在第一衬底101上方。操作602类似于图5B中的操作502。在操作603中，如图6C所示，形成插塞107。操作603类似于图5C中的操作503。在操作604中，如图6D所示，设置第二衬底108。操作604类似于图5D中的操作504。

在操作605中，如图6E所示，形成通孔109。在一些实施例中，通孔109穿过第一衬底101延伸至IMD层102并且与导电结构103和插塞107电连接。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除第一衬底101的部分和IMD层102的部分以形成第二凹槽109b，并且通过沉积、电镀或其他合适的操作在第二凹槽109b内填充导电材料或半导体材料来形成通孔109。在一些实施例中，由诸如铜的金属填充第二凹槽109b以形成为铜柱的通孔109。在一些实施例中，由诸如硅、多晶硅等的半导体材料填充第二凹槽109b以形成为硅柱的通孔109。在一些实施例中，通孔109设置在插塞107、第二接合焊盘108b或第一接合焊盘106b上方并且与插塞107、第二接合焊盘108b或第一接合焊盘106b电连接。在一些实施例中，通孔109与导电结构103的底部103b连接。在一些实施例中，在形成第二凹槽109b之后，第一隔离层109a设置在第一衬底101上方和第二凹槽109b的侧壁上方。在一些实施例中，通过CVD操作或其他合适的操作设置第一隔离层109a。在一些实施例中，通孔109由第一隔离层109a围绕。在一些实施例中，第一隔离层109a设置在通孔109和第一衬底101之间。

在操作606中，如图6F所示，在第一衬底101上方形成第二感测结构110。在一些实施例中，第二感测结构110配置为用于感测或探测磁场。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、三个或多个轴磁传感器、磁强计、地磁传感器等。在一些实施例中，互连结构110a形成和设置在第一衬底101上方并且与通孔109电连接。在一些实施例中，互连结构110a被图案化并且形成在第一隔离层109a或第一衬底101上方。在一些实施例中，通过在第一衬底101上方设置导电材料并且之后图案化导电材料以变成互连结构110a来形成互连结构110a。通过电镀、溅射或其他合适的操作设置导电材料。通过光刻、蚀刻或其他合适的操作图案化导电材料。在一些实施例中，互连结构110a与通孔109电连接。

在一些实施例中，感测材料110b形成和设置在第一衬底101上方。在一些实施例中，感测材料110b至少部分地覆盖互连结构110a。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，感测材料110b通过沉积、光刻、蚀刻或其他合适的操作设置在第一衬底101和部分互连结构110a上方。

在一些实施例中，第二隔离层110c设置在第一衬底101上方并且覆盖互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，通过CVD或其他合适的操作形成第二隔离层110c。在一些实施例中，如图6F所示形成的半导体结构200’具有与以上描述的以及图2中示出的类似的配置。

在一些实施例中，通过方法700形成半导体结构300。方法700包括一系列操作和描述并且该说明不视为限制操作的顺序。图7是制造半导体结构300的方法700的实施例。方法700包括一系列操作(701、702、703、704、705、706、707和708)。

在操作701中，如图7A所示，接收或提供第一衬底101。操作701类似于图5A中的操作501。在操作702中，如图7B所示，第三衬底106设置在第一衬底101上方。操作702类似于图5B中的操作502。在操作703中，如图7C所示，形成插塞107。操作703类似于图5C中的操作503。在操作704中，如图7D所示，设置第二衬底108。操作704类似于图5D中的操作504。在操作705中，如图7E所示，形成通孔109。操作705类似于图5E中的操作505。在操作706中，如图7F所示，在第二衬底108上方形成第二感测结构110。操作706类似于图5F中的操作506。

在操作707中，如图7G所示，在第二衬底108或部分互连结构110a上方形成UBM焊盘111a。在一些实施例中，UBM焊盘111a与互连结构110a的部分和通孔109的部分电连接。在一些实施例中，通过蚀刻或其他合适的操作去除部分第二隔离层110c，并且通过电镀、溅射或其他合适的操作设置导电材料来形成UBM焊盘111a。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作图案化导电材料形成UBM焊盘111a。

在操作708中，如图7H所示，导电凸块111b设置在UBM焊盘111a上方。在一些实施例中，通过球安装操作、模板印刷(在模板上方粘贴焊料材料)操作或其他合适的操作形成导电凸块111b。在一些实施例中，在UBM焊盘111a上方设置之后，回流或热固化导电凸块111b。在一些实施例中，导电凸块111b与UBM焊盘111a、互连结构110a和通孔109电连接。在一些实施例中，如图7H所示形成的半导体结构300具有与以上描述的以及图3中示出的类似的配置。

在一些实施例中，通过方法800形成半导体结构400。方法800包括一系列操作和描述并且该说明不旨在限制操作的顺序。图8是制造半导体结构400的方法800的实施例。方法800包括一系列操作(801、802、803、804、805、806、807和808)。

在操作801中，如图8A所示，接收或提供第一衬底101。操作801类似于图6A中的操作601。在操作802中，如图8B所示，第三衬底106设置在第一衬底101上方。操作802类似于图6B中的操作602。在操作803中，如图8C所示，形成插塞107。操作803类似于图6C中的操作603。在操作804中，如图8D所示，设置第二衬底108。操作804类似于图6D中的操作604。在操作805中，如图8E所示，在第一衬底101内形成通孔109。操作805类似于图6E中的操作605。在操作806中，如图8F所示，在第一衬底101上方形成第二感测结构110。操作806类似于图6F中的操作606。

在操作807中，如图8G所示，在第一衬底101或部分互连结构110a上方形成UBM焊盘。在一些实施例中，UBM焊盘111a与互连结构110a的部分和通孔109的部分电连接。在一些实施例中，通过蚀刻或其他合适的操作去除部分第二隔离层110c，并且通过电镀、溅射或其他合适的操作设置导电材料来形成UBM焊盘111a。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作图案化导电材料形成UBM焊盘111a。

在操作808中，如图8H所示，导电凸块111b设置在UBM焊盘111a上方。在一些实施例中，操作808类似于如图7H所示的操作708。在一些实施例中，如图8H所示形成的半导体结构400具有与以上描述的以及图4中示出的类似的配置。

在一些实施例中，通过方法900形成半导体结构100。方法900包括一系列操作和描述并且该说明不旨在限制操作的顺序。图9是制造半导体结构100的方法900的实施例。方法900包括一系列操作(901、902、903、904和905)。

在操作901中，如图9A所示，接收或提供第一衬底101。在一些实施例中，第一衬底101可以包括设置在第一衬底101的上方或中的若干电路和诸如晶体管等的一个或多个有源元件。在一些实施例中，设置在第一衬底101上方或中的第一衬底101包括诸如CMOS组件、ASIC组件等的组件。在一些实施例中，第一衬底101包括诸如硅或其他合适的材料的半导体材料。在一些实施例中，第一衬底101是硅衬底或硅晶圆。在一些实施例中，第一衬底101是CMOS衬底。

在操作902中，如图9B所示，第一感测结构106a设置在第一衬底101上方。在一些实施例中，诸如运动感测器件的第一感测结构106a配置为用于感测运动。在一些实施例中，第一感测结构106a是陀螺仪、加速度计、一个或多个轴陀螺仪、一个或多个轴加速度计或一个或多个轴运动感测器件。

在操作903中，如图9C所示，第二衬底108设置在第一衬底102和第一感测结构106a上方。在一些实施例中，第二衬底108垂直堆叠在第一衬底101上方。在一些实施例中，第二衬底108是用于覆盖第一衬底101的盖衬底或盖晶圆。在一些实施例中，第二衬底108包括硅或其他合适的材料。在一些实施例中，第二衬底108通过共晶接合操作或其他合适的操作接合在第一衬底101上方。在一些实施例中，接合焊盘108b设置在第二衬底108上方。在一些实施例中，通过大于约300℃的高温下的共晶接合操作通过接合焊盘108b将第二衬底108接合在第一衬底101上方。

在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除第一衬底101或第二衬底108的部分形成腔105。腔105设置在第一衬底101和第二衬底108之间。在一些实施例中，第一感测结构106a由腔105围绕在腔105内是可移动的。

在操作904中，如图9D所示，形成通孔109。在一些实施例中，通孔109延伸穿过第二衬底108。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除部分第二衬底108以形成第二凹槽109b，并且通过沉积、电镀或其他合适的操作在第二凹槽109b内填充导电材料或半导体材料来形成通孔109。在一些实施例中，由诸如铜的金属填充第二凹槽109b以形成为铜柱的通孔109。在一些实施例中，由诸如硅、多晶硅等的半导体材料填充第二凹槽109b以形成为硅柱的通孔109。在一些实施例中，通孔109设置在接合焊盘108b上方并且与接合焊盘108b电连接。在一些实施例中，在形成第二凹槽109b之后，第一隔离层109a设置在第二衬底108上方和第二凹槽109b的侧壁上方。在一些实施例中，通过CVD操作或其他合适的操作设置第一隔离层109a。在一些实施例中，通孔109由第一隔离层109a围绕。在一些实施例中，第一隔离层109a设置在通孔109和第二衬底108之间。

在操作905中，如图9E所示，在第二衬底108上方形成第二感测结构110。在一些实施例中，第二感测结构110配置为用于感测或探测磁场。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、一个或多个轴磁传感器、磁强计、地磁传感器等。

在一些实施例中，互连结构110a形成和设置在第二衬底108上方并且与通孔109电连接。在一些实施例中，互连结构110a被图案化并且形成在第一隔离层109a或第二衬底108上方。在一些实施例中，通过在第二衬底108上方设置导电材料并且之后图案化导电材料以变成互连结构110a来形成互连结构110a。通过电镀、溅射或其他合适的操作设置导电材料。通过光刻、蚀刻或其他合适的操作图案化导电材料。在一些实施例中，互连结构110a与通孔109电连接。

在一些实施例中，感测材料110b形成和设置在第二衬底108上方。在一些实施例中，感测材料110b至少部分地覆盖互连结构110a。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，感测材料110b通过沉积、光刻、蚀刻或其他合适的操作设置在第二衬底108上方和部分互连结构110a上方。

在一些实施例中，第二隔离层110c设置在第二衬底108上方并且覆盖互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，通过CVD或其他合适的操作形成第二隔离层110c。

在一些实施例中，如图9E所示形成的半导体结构100具有与以上描述的以及图1A中示出的类似的配置。第一衬底101和第二衬底108彼此垂直堆叠，并且因此最小化半导体结构100的几何尺寸或形状因子。此外，由于在高温下将第二衬底108接合在第一衬底101之后才形成第二感测结构110，因此在高温下的接合操作期间，较易受加热或高温劣化的感测材料110b将不会被影响或损坏。

在一些实施例中，通过方法1000形成半导体结构200’。方法1000包括一系列操作和描述并且该说明不旨在限制操作的顺序。图10是制造半导体结构200’的方法1000的实施例。方法1000包括一系列操作(1001、1002、1003、1004和1005)。

在操作1001中，如图10A所示，接收或提供第一衬底101。操作1001类似于图9A中的操作901。在操作1002中，如图10B所示，第一感测结构106a设置在第一衬底101上方。操作1002类似于图9B中的操作902。在操作1003中，如图10C所示，设置第二衬底108。操作1003类似于图9C中的操作903。

在操作1004中，如图10D所示，形成通孔109。在一些实施例中，通孔109穿过第一衬底101延伸。在一些实施例中，通过光刻和蚀刻操作或其他合适的操作去除部分第一衬底101以形成凹槽109b，并且通过沉积、电镀或其他合适的操作在凹槽109b内填充导电材料或半导体材料来形成通孔109。在一些实施例中，由诸如铜的金属填充凹槽109b以形成为铜柱的通孔109。在一些实施例中，由诸如硅、多晶硅等的半导体材料填充凹槽109b以形成为硅柱的通孔109。在一些实施例中，通孔109设置在第一衬底101中的导电结构上方并且与第一衬底101中的导电结构电连接。在一些实施例中，第一隔离层109a设置在第一衬底101上方和凹槽109b的侧壁上方。在一些实施例中，通过CVD操作或其他合适的操作设置第一隔离层109a。在一些实施例中，通孔109由第一隔离层109a围绕。在一些实施例中，第一隔离层109a设置在通孔109和第一衬底101之间。

在操作1005中，如图10E所示，在第一衬底101上方形成第二感测结构110。在一些实施例中，第二感测结构110配置为用于感测或探测磁场。在一些实施例中，第二感测结构110是磁场传感器、磁传感器、三个或多个轴磁传感器、磁强计、地磁传感器等。在一些实施例中，互连结构110a形成和设置在第一衬底101上方并且与通孔109电连接。在一些实施例中，互连结构110a被图案化并且形成在第一隔离层109a或第一衬底101上方。在一些实施例中，通过在第一衬底101上方设置导电材料并且之后图案化导电材料以变成互连结构110a来形成互连结构110a。通过电镀、溅射或其他合适的操作设置导电材料。通过光刻、蚀刻或其他合适的操作图案化导电材料。在一些实施例中，互连结构110a与通孔109电连接。

在一些实施例中，感测材料110b形成和设置在第一衬底101上方。在一些实施例中，感测材料110b至少部分地覆盖互连结构110a。在一些实施例中，感测材料110b配置为用于感测磁场。在一些实施例中，感测材料110b是磁感测材料。在一些实施例中，感测材料110b通过沉积、光刻、蚀刻或其他合适的操作设置在第一衬底101和部分互连结构110a上方。

在一些实施例中，第二隔离层110c设置在第一衬底101上方并且覆盖互连结构110a和感测材料110b。在一些实施例中，第二隔离层110c配置为保护互连结构110a和感测材料110b。在一些实施例中，通过CVD或其他合适的操作形成第二隔离层110c。在一些实施例中，如图10E所示形成的半导体结构200具有与以上描述的以及图2中示出的类似的配置。

本发明涉及包括集成在衬底上的多个器件的半导体结构。该半导体结构包括衬底和设置在衬底上方并且通过若干导电通孔集成的一个或多个器件。通过导电通孔集成的器件允许器件彼此堆叠以减小半导体结构的几何尺寸。此外，在完成诸如晶圆接合操作的高温工艺之后，可以制造磁感测结构。因此，磁感测结构将不会受到高温的损坏或影响。

在一些实施例中，半导体结构包括第一衬底、第二衬底、位于第一衬底上方并且位于第一衬底和第二衬底之间的第一感测结构、延伸穿过第二衬底的通孔以及位于第二衬底上方的第二感测结构，并且第二感测结构包括与通孔电连接的互连结构和至少部分地覆盖互连结构的感测材料。

在一些实施例中，通孔包括导电材料或半导体材料。在一些实施例中，通孔将互连结构与设置在第二衬底上方并且与互连结构相对的接合焊盘电连接。在一些实施例中，半导体结构还包括位于第一衬底上方的第一接合焊盘以及位于通孔和第二衬底上方的第二接合焊盘，其中，通过共晶接合第一接合焊盘和第二接合焊盘来将第二衬底接合在第一衬底上方。在一些实施例中，半导体结构还包括位于第二衬底上方以及第二衬底和通孔之间的第一隔离层。在一些实施例中，半导体结构还包括位于第二衬底上方并且覆盖互连结构和感测材料的第二隔离层。在一些实施例中，第一感测结构在由第一衬底和第二衬底限定的腔内是可移动的。在一些实施例中，第一感测结构是加速度计、陀螺仪或运动感测器件。在一些实施例中，感测材料是用于感测磁场的磁感测材料，并且互连结构是根据感测材料感测的磁场传送电信号的磁感测电极。在一些实施例中，感测材料包括各向异性磁阻(AMR)材料、巨磁阻(GMR)材料或隧道磁阻(TMR)材料。在一些实施例中，半导体结构还包括位于部分互连结构上方并且与通孔电连接的UBM焊盘，以及位于UBM焊盘上方的导电凸块。

在一些实施例中，半导体结构包括第一衬底(包括第一表面和与第一表面相对的第二表面)、位于第一衬底的第一表面上方的第二衬底、位于第一衬底的第一表面上方并且位于第一衬底和第二衬底之间的第一感测结构、穿过第一衬底的通孔以及位于第一衬底的第二表面上方的第二感测结构，并且第二感测结构包括与通孔电连接的互连结构和至少部分地覆盖互连结构的感测材料。

在一些实施例中，通孔从第一衬底的第二表面延伸至第一衬底的第一表面。在一些实施例中，半导体结构还包括位于第一衬底上方以及位于第一衬底和通孔之间的第一隔离层。在一些实施例中，半导体结构还包括位于第一衬底上方并且覆盖互连结构和感测材料的第二隔离层。在一些实施例中，半导体结构还包括位于第一衬底和第二衬底之间的并且围绕第一感测结构的腔，其中，该腔是在真空中或处于低于约1大气压(atm)的气体压力下。

在一些实施例中，一种制造半导体结构的方法包括：接收第一衬底，设置第一感测结构，在第一衬底和第一感测结构上方设置第二衬底，形成延伸穿过第二衬底的通孔，形成第二感测结构，该第二感测结构包括设置在第二衬底上方并且与通孔电连接的互连结构以及至少部分地覆盖互连结构的感测材料。

在一些实施例中，形成通孔包括去除部分第二衬底以形成凹槽并且用导电材料或半导体材料填充凹槽。在一些实施例中，设置第二衬底包括通过共晶接合操作将第二衬底接合在第一衬底上方。在一些实施例中，该方法还包括在第二衬底上方以及第二衬底和通孔之间设置第一隔离层，设置覆盖互连结构和感测材料的第二隔离层，形成设置在第一衬底和第二衬底之间并且围绕第一感测结构的腔。

根据本发明的一个实施例，提供了一种半导体结构，包括：第一衬底；第二衬底；第一感测结构，位于所述第一衬底上方，并且位于所述第一衬底和所述第二衬底之间；通孔，延伸穿过所述第二衬底；以及第二感测结构，位于所述第二衬底上方，并且所述第二感测结构包括与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

在半导体结构中，所述通孔包括导电材料或半导体材料。

在半导体结构中，所述通孔将所述互连结构与设置在所述第二衬底上方并且与所述互连结构相对的接合焊盘电连接。

在半导体结构中，还包括位于所述第一衬底上方的第一接合焊盘和位于所述通孔和所述第二衬底上方的第二接合焊盘，其中，通过共晶接合所述第一接合焊盘与所述第二接合焊盘来将所述第二衬底接合在所述第一衬底上方。

在半导体结构中，还包括位于所述第二衬底上方以及位于所述第二衬底和所述通孔之间的第一隔离层。

在半导体结构中，还包括位于所述第二衬底上方并且覆盖所述互连结构和所述感测材料的第二隔离层。

在半导体结构中，所述第一感测结构在由所述第一衬底和所述第二衬底限定的腔内是可移动的。

在半导体结构中，所述第一感测结构是加速度计、陀螺仪或运动感测器件。

在半导体结构中，所述感测材料是用于感测磁场的磁感测材料，并且所述互连结构是根据所述感测材料感测到的所述磁场来传送电信号的磁感测电极。

在半导体结构中，所述感测材料包括各向异性磁阻(AMR)材料、巨磁阻(GMR)材料或隧道磁阻(TMR)材料。

在半导体结构中，还包括UBM焊盘和位于所述UBM焊盘上方的导电凸块，所述UBM焊盘位于所述互连结构的部分上方并且与所述通孔电连接。

根据本发明的另一实施例，还提供了一种半导体结构，包括：第一衬底，包括第一表面和与所述第一表面相对的第二表面；第二衬底，位于所述第一衬底的所述第一表面上方；第一感测结构，位于所述第一衬底的所述第一表面上方，并且位于所述第一衬底和所述第二衬底之间；通孔，穿过所述第一衬底；以及第二感测结构，位于所述第一衬底的所述第二表面上方，并且所述第二感测结构包括与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

在上述半导体结构中，所述通孔从所述第一衬底的所述第二表面延伸至所述第一衬底的所述第一表面。

在上述半导体结构中，还包括位于所述第一衬底上方以及位于所述第一衬底和所述通孔之间的第一隔离层。

在上述半导体结构中，还包括位于所述第一衬底上方并且覆盖所述互连结构和所述感测材料的第二隔离层。

在上述半导体结构中，还包括位于所述第一衬底和所述第二衬底之间并且围绕所述第一感测结构的腔，其中，所述腔在真空中或者处于低于约1大气压(atm)的气体压力下。

根据本发明的又一实施例，还提供了一种制造半导体结构的方法，包括：接收第一衬底；设置第一感测结构；在所述第一衬底和所述第一感测结构上方设置第二衬底；形成延伸穿过所述第二衬底的通孔；以及形成第二感测结构，所述第二感测结构包括设置在所述第二衬底上方并且与所述通孔电连接的互连结构以及至少部分地覆盖所述互连结构的感测材料。

在上述方法中，形成所述通孔包括去除所述第二衬底的部分以形成凹槽以及用导电材料或半导体材料填充所述凹槽。

在上述方法中，设置所述第二衬底包括通过共晶接合操作将所述第二衬底接合在所述第一衬底上方。

在上述方法中，还包括：在所述第二衬底上方以及所述第二衬底和所述通孔之间设置第一隔离层；设置覆盖所述互连结构和所述感测材料的第二隔离层；形成设置在所述第一衬底和所述第二衬底之间并且围绕所述第一感测结构的腔。