一次性可编程存储装置的制作方法

技术领域

本发明构思涉及一种半导体装置，更具体地，涉及一种禁止对写入存储器的数据修改的一次性可编程(OTP)存储装置以及制造该一次性可编程存储装置的方法。

背景技术：

在诸如存储电子数据的非易失性存储装置的存储装置中，即使当切断或从装置去除电源时也会保留所存储的数据。例如，非易失性存储装置的示例可以包括只读存储器(ROM)、磁盘、光盘、闪存装置等。禁止改变写入的数据的非易失性存储装置被称作OTP存储装置。如果数据在OTP存储装置中被编程，则包括在OTP存储装置中并且为数据存储的单元的OTP单元的结构被改变为不可逆的结构，并且可以通过使用该不可逆的结构来存储值0或1。

技术实现要素：

发明构思提供了一种OTP存储装置、一种制造该存储装置的方法以及一种包括该存储装置的电子装置，所述OTP存储装置使编程电压降低以提高编程效率，增加了用于OTP存储装置的设计的外围输入/输出(I/O)元件的可靠性，并且简化设计。

根据发明构思的方面，提供了一种一次性可编程(OTP)存储装置，OTP存储装置设置有包括具有不同阈值电压的多个金属氧化物半导体场效应晶体管(MOSFET)的逻辑装置，OTP存储装置包括：程序晶体管，被构造为根据被施加到第一栅极结构的编程电压而一次写入数据，程序晶体管包括所述第一栅极结构；读取晶体管，被构造为根据被施加到第二栅极结构的操作电压而读取存储在程序晶体管中的数据，读取晶体管包括所述第二栅极结构，其中，多个MOSFET中的至少一个包括具有高k介电层、稀土元素(RE)供给层、第一金属层和第二金属层的第三栅极结构，其中，第一栅极结构包括具有至少一个层的第一栅极氧化物层和在第一栅极氧化物层上的具有至少一个层的第一金属电极层，并且第一栅极结构包括第一结构和第二结构中的至少一种结构，在第一结构处，第一金属电极层比第一金属层的厚度与第二金属层的厚度的总和薄，在第二结构处，第一栅极氧化物层比高k介电层的厚度与RE供给层的厚度的总和薄。

根据发明构思的另一方面，提供了一种一次性可编程(OTP)存储装置，所述OTP存储装置包括具有第一栅极结构、第二栅极结构和第三栅极结构中的一种栅极结构的晶体管，其中，第一栅极结构包括高k介电层、稀土元素(RE)供给层和第二金属层，第二栅极结构包括高k介电层、第一金属层和第二金属层，第三栅极结构包括高k介电层和第二金属层。

根据发明构思的另一方面，提供了一种电子装置，所述电子装置包括逻辑装置和设置在逻辑装置附近的一次性可编程(OTP)存储装置，其中，逻辑装置包括具有不同阈值电压的多个金属氧化物半导体场效应晶体管(MOSFET)，多个MOSFET中的至少一个包括具有高k介电层、稀土元素(RE)供给层、第一金属层和第二金属层的第一栅极结构，OTP存储装置包括具有第二栅极结构的晶体管，第二栅极结构包括具有至少一个层的第一栅极氧化物层和在第一栅极氧化物层上的具有至少一个层的第一金属电极层，其中，第二栅极结构包括第一结构和第二结构中的至少一种结构，在第一结构中，第一金属电极层形成为比第一金属层的厚度与第二金属层的厚度的总和薄，在第二结构中，第一栅极氧化物层形成为比高k介电层的厚度与RE供给层的厚度的总和薄。

根据发明构思的另一方面，提供了一种制造一次性可编程(OTP)存储装置的方法，该方法包括：准备限定有第一区域至第四区域的半导体基底；在半导体基底上形成界面层和高k介电层；在高k介电层上形成稀土元素(RE)供给层；在第一区域和第二区域处的RE供给层上形成第一掩模，通过使用第一掩模来蚀刻在第三区域和第四区域处的RE供给层，以去除RE供给层；在第一区域和第二区域处的RE供给层以及第三区域和第四区域处的高k介电层上形成第一金属层；在第一区域和第三区域处的第一金属层上形成第二掩模，通过使用第二掩模来蚀刻在第二区域和第四区域处的第一金属层，以去除第一金属层；在第一区域和第三区域处的第一金属层、第二区域处的RE供给层和第四区域处的高k介电层上形成第二金属层；形成在第一区域处的第一栅极结构、在第二区域处的第二栅极结构、在第三区域处的第三栅极结构和在第四区域处的第四栅极结构，第一栅极结构包括界面层、高k介电层、RE供给层、第一金属层和第二金属层，第二栅极结构包括界面层、高k介电层、RE供给层和第二金属层，第三栅极结构包括界面层、高k介电层、第一金属层和第二金属层，第四栅极结构包括界面层、高k介电层和第二金属层，其中，OTP存储装置包括具有第二栅极结构至第四栅极结构中的一种栅极结构的晶体管。

根据发明构思的另一方面，提供了一种存储装置，该存储装置包括：基底；第一区域，在基底上，其中设置有OTP存储装置；第二区域，在基底上，其中设置有包括多个金属氧化物半导体(MOS)晶体管的逻辑装置，其中，所述OTP存储装置包括：程序晶体管，包括第一栅极结构，程序晶体管被构造为根据被施加到第一栅极结构的编程电压而一次写入数据；读取晶体管，被构造为根据被施加到第二栅极结构的操作电压而读取存储在程序晶体管中的数据，其中，MOS晶体管中的至少一个包括具有高k介电层、稀土元素(RE)供给层、第一金属层和第二金属层的第三栅极结构。

附图说明

通过下面结合附图的详细的描述，将更加清楚地理解发明构思的实施例，在附图中：

图1是示意性地示出根据实施例的OTP存储装置的剖视图；

图2A和图2B是用于描述图1的OTP存储装置的操作的电路图；

图3A和图3B是用于描述根据另一实施例的OTP存储装置的结构的电路图；

图4是用于描述根据实施例的应用于OTP存储装置的晶体管的一种或更多种栅极结构的剖视图；

图5A至图5C是示出根据实施例的OTP存储装置的晶体管结构的剖视图；

图6A至图7是示出根据实施例的OTP存储装置的晶体管结构的剖视图；

图8是示意性地示出根据实施例的OTP存储装置的透视图；

图9A至图9C是示出图8中所示的OTP存储装置的晶体管结构的透视图和剖视图；

图10至图12是示出根据实施例的OTP存储装置的晶体管结构的剖视图；

图13和图14是根据实施例的将OTP存储装置布置为单位单元的OTP单元阵列的电路图；

图15是示出包括根据实施例的OTP存储装置的芯片上系统(SoC)的结构的框图；

图16是示出包括根据实施例的SoC的电子系统的结构的框图；

图17A至图17E是用于描述根据实施例制造OTP存储装置的方法的原理的剖视图；

图18A至图18F是示出制造OTP存储装置的工艺的剖视图；

图19A至图19H是示出制造图6A的OTP存储装置的工艺的剖视图；以及

图20A至图29C是示出制造图9A的OTP存储装置的工艺的透视图和剖视图。

具体实施方式

图1是示意性示出根据实施例的OTP存储装置100的剖视图。图2A和图2B是用于描述图1的OTP存储装置100的操作的电路图。

参照图1，根据本实施例的OTP存储装置100可以包括可以成对的程序晶体管T0和读取晶体管T1。程序晶体管T0和读取晶体管T1中的每个可以形成在半导体基底101上。程序晶体管T0和读取晶体管T1可以共同地构造或形成OTP存储装置100的单位单元。

半导体基底101可以以体硅晶片或绝缘体上硅(SOI)晶片为基础。然而，半导体基底的材料不限于硅。例如，半导体基底101可以包括用于诸如锗(Ge)等的IV族半导体、诸如硅锗(SiGe)或碳化硅(SiC)等的IV-IV族化合物半导体或诸如砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)等的III-V族化合物半导体的材料。另外，半导体基底101可以以SiGe晶片、外延晶片、抛光晶片或退火晶片等为基础。

半导体基底101可以是例如包括p型杂质离子的p型基底。然而，半导体基底101不限于P型基底。例如，半导体基底101可以是包括n型杂质离子的n型基底。半导体基底101可以包括通过诸如浅沟槽隔离(STI)的隔离层150限定在半导体基底101的上部中的有源区域ACT。有源区域ACT可以包括通过将高浓度杂质离子(即，掺杂剂)注入半导体基底101中而形成的杂质区域。例如，有源区域ACT可以包括源极/漏极区域103和在栅极结构120-T1下面的沟道区域105，其中，源极/漏极区域103通过将为1E20/cm³或更多的杂质注入半导体基底101的在读取晶体管T1的栅极结构120-T1的两侧上的上部中而形成，如所示，源极/漏极区域103可以包括高浓度掺杂区域103h和低浓度掺杂区域(LDD)103l。

隔离层150可以形成在围绕与OTP存储装置100的单位单元对应的有源区域ACT的结构中。隔离层150可以设置在多个有源区域ACT之间，并且可以使有源区域ACT电隔离。隔离层150可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种。

如上所述，OTP存储装置100的单位单元可以包括程序晶体管T0和读取晶体管T1。程序晶体管T0(一类反熔丝器件)可以是导电状态可变的结构。

用于参考，反熔丝器件可以是从非导电状态到导电状态可变的结构，响应于诸如编程电压或电流的电应力，反熔丝器件可以从高阻态变成低阻态。可以以数微秒至数十微秒的脉冲形式来施加编程电压。反熔丝器件可以以电容器结构简单地实施，或者可以以如在根据本实施例的OTP存储装置100中的晶体管结构实施。具有晶体管结构的反熔丝器件可以通过互补金属氧化物半导体(CMOS)工艺与外围晶体管一起实施。这里，CMOS工艺可以包括通过使用有源鳍形成具有三维(3D)结构的晶体管的鳍式场效应晶体管工艺。另外，虽然反熔丝器件具有晶体管结构，但是除了特殊情况反熔丝器件可以不执行普通的晶体管功能。在根据本实施例的OTP存储装置100中，反熔丝器件可以以晶体管结构形成，并且可以具有与读取晶体管T1的栅极结构基本相同的栅极结构。因此，反熔丝器件可以被称作程序晶体管T0。在下文中，程序晶体管T0可以具有与反熔丝器件的含义相同或相似的含义。

如所示，程序晶体管T0可以包括栅极结构120-T0、间隔件130和源极/漏极区域103。栅极结构120-T0可以包括与半导体基底101接触的栅极氧化物层121/123和具有堆叠在栅极氧化物层121/123上的至少一个层的金属层120m。栅极氧化物层121/123可以包括例如界面层121和高k介电层123。将在描述图4或图5A时详细地描述栅极氧化物层121/123和金属层120m。

间隔件130可以形成在栅极结构120-T0的两侧上，并且可以由诸如氧化物、氮化物或氮氧化物等的绝缘材料形成。例如，间隔件130可以由氧化硅、氮化硅和/或氮氧化硅等形成。间隔件130可以以L形状形成，而不限于所示出的形状。另外，间隔件130可以由单层形成，但不限于此。在其它实施例中，间隔件130可以由多层形成。

源极/漏极区域103可以用作程序晶体管T0中的一类电流路径，但是可以不对应于普通的源极/漏极区域。然而，源极/漏极区域103也可以共用于读取晶体管T1中。因此，在读取晶体管T1中，源极/漏极区域103可以对应于正常的源极/漏极区域。另外，如所示，在程序晶体管T0中，替代源极/漏极区域的隔离层150可以设置在栅极结构120-T0的一侧上。因为设置了隔离层150，所以程序晶体管T0可以具有其中一个端子被浮置的结构(见图2A)。根据情况，程序晶体管T0可以形成为源极和漏极彼此连接的耗尽型(见图3A)。用于参考，当程序晶体管T0具有浮置结构时，OTP存储装置可以具有1.5TR结构，当程序晶体管T0具有耗尽结构时，OTP存储装置可以具有2TR结构。

如所示，读取晶体管T1可以包括栅极结构120-T1、间隔件130、源极/漏极区域103以及沟道区域105。读取晶体管T1可以被称作存取晶体管或传输晶体管。栅极结构120-T1和间隔件130可以均包括与程序晶体管T0的栅极结构120-T0和间隔件130的结构和材料基本相同的结构和材料。因此，栅极结构120-T1可以包括在半导体基底101上的栅极氧化物层121/123和在栅极氧化物层121/123上的金属层120m。另外，间隔件130可以在栅极结构120-T1的两侧上由诸如氧化物、氮化物或氮氧化物等的绝缘材料形成。

源极/漏极区域103可以形成在半导体基底101的在栅极结构120-T1的两侧上的上部中，沟道区域105可以在栅极结构120-T1下面形成在半导体基底101的在源极与漏极之间的上部中。因为读取晶体管T1是普通的晶体管，所以源极/漏极区域103和沟道区域105可以分别执行与普通的晶体管的源极/漏极区域和沟道区域的功能基本相同的功能。另外，如所示，位线170可以接触源极/漏极区域103(例如，源极区域)，例如，高浓度掺杂区域103h。

参照图2A和图2B来简要描述OTP存储装置100的操作原理，如图2A中所示，由于图1中所示的栅极氧化物层121/123，在将编程电压施加到栅极结构WLP之前可以在程序晶体管T0的栅极结构WLP与源极/漏极区域103之间保持高阻态。因此，当将某一电压施加到程序晶体管T0的栅极结构WLP和位线170并且将操作电压施加到读取晶体管T1的栅极结构WLR时，流到位线170的电流可以相对低。

当将高的编程电压施加到程序晶体管T0的栅极结构WLP时，可以击穿栅极氧化物层121/123，因此可以变为低阻态。在图2B中，程序晶体管T0可以变为低阻态。这里，程序晶体管T0被示出为电阻器而不是晶体管。如上所述，程序晶体管T0可以进入低阻态。当将某一电压施加到程序晶体管T0的栅极结构WLP和位线170并且将操作电压施加到读取晶体管T1的栅极结构WLR时，流到位线170的电流可以相对高。结果，OTP存储装置100可以通过将高编程电压施加到程序晶体管T0来存储数据。例如，OTP存储装置100可以存储与程序晶体管T0保持高阻态的情况对应的数据(存储为值0)，并且可以存储与程序晶体管T0由于施加到其的编程电压而变成低阻态的情况对应的数据(存储为值1)。

在根据本实施例的OTP存储装置100中，程序晶体管T0和读取晶体管T1可以通过CMOS工艺等来形成。另外，程序晶体管T0和读取晶体管T1可以以其中晶体管的阈值电压低的结构和/或其中栅极氧化物层的厚度薄的结构形成。因此，在程序晶体管T0中，栅极氧化物层因施加低的编程电压而被击穿，因此，容易地执行编程。例如，在根据本实施例的OTP存储装置100中，程序晶体管T0的栅极结构120-T0和读取晶体管T1的栅极结构120-T1可以均以其中薄地形成有金属层的结构和/或其中省略稀土元素(RE)供给层的结构形成。

在根据本实施例的OTP存储装置100中，程序晶体管T0和读取晶体管T1可以通过CMOS工艺等形成，而且，程序晶体管T0可以形成为因施加低编程电压而易于击穿的结构，因而增强了OTP存储装置100的编程效率，并且增加了用于OTP存储装置100的设计的外围输入/输出(I/O)元件的可靠性，结果简化了设计。根据构造和/或情况，仅程序晶体管T0可以形成为因施加低编程电压而容易击穿的结构。然而，因为读取晶体管T1通过CMOS工艺等与程序晶体管T0一起形成，所以考虑到工艺的困难程度而可以使程序晶体管T0和读取晶体管T1形成为基本相同的结构。因此，读取晶体管T1也可以因施加低编程电压而击穿。

用于参考，在OTP存储装置中，为了容易地执行编程，即，为了容易地击穿栅极氧化物层，通常将高的电压施加到程序晶体管。另外，OTP存储装置可以具有其中程序晶体管的栅极氧化物层容易被击穿的结构。在传统OTP存储装置中，将4V或更大的高编程电压施加到程序晶体管。另外，电荷泵(charge pump)和电平位移器(level shifter)可以通常用于施加高电压。然而，当施加4V或更大的高电压时，应用于电荷泵和电平位移器的I/O元件的可靠性劣化，并且泄露出现。因此，为了解决泄露和I/O元件的可靠性的问题而可以使电荷泵形成为具有大的尺寸，但是浪费了面积，引起集成度的降低。另外，在降低程序晶体管的编程电压的情况下，OTP存储装置的编程效率降低。

然而，在根据本实施例的OTP存储装置100中，程序晶体管T0可以形成为因施加低编程电压而容易击穿的结构，因而解决了传统OTP存储装置的问题。

图3A和图3B是用于描述根据另一实施例的OTP存储装置的结构的电路图。

参照图3A，在根据本实施例的OTP存储装置100'中，程序晶体管T0'可以形成为源极和漏极彼此连接的耗尽型。具有这样的结构的OTP存储装置100'可以被称作具有2TR结构的OTP存储装置。即使在根据本实施例的存储装置100'中，程序晶体管T0'的栅极结构(图1的120-T0)和读取晶体管T1的栅极结构(图1的120-T1)可以均包括栅极氧化物层(图1的121/123)和具有至少一个层的金属层(图1的120m)。程序晶体管T0'的栅极结构(图1的120-T0)和读取晶体管T1的栅极结构(图1的120-T1)可以形成为具有基本相同或相似的结构。

参照图3B，根据本实施例的OTP存储装置100"可以被构造有一个晶体管，例如，PMOS晶体管。具有这样的结构的OTP存储装置100"可以被称作具有1TR结构的OTP存储装置。为了简要描述操作原理，PMOS晶体管的源极区域和漏极区域可以全部保持浮置状态。在将编程电压施加到栅电极和主体的两端时，可以击穿栅极氧化物层。当进行击穿时，可以在栅电极和主体之间形成寄生PN二极管。在进行击穿之前，PMOS晶体管可以呈电流在栅电极与主体之间几乎不流动的开路状态，数据可以对应于0。当进行击穿时，电流可以通过形成在栅电极与主体之间的PN二极管流动，数据可以对应于1。

即使在根据本实施例的图3B的OTP存储装置100"中，PMOS晶体管也可以包括栅极氧化物层(图1的121/123)和具有至少一个层的金属层(图1的120m)。然而，PMOS晶体管可以在半导体基底中形成的N型阱中形成。另外，具有至少一个层的金属层可以由p型金属形成。

用于参考，n型金属可以表示构造NMOS晶体管的栅电极的金属，p型金属可以表示构造PMOS晶体管的栅电极的金属。通常地，n型金属可以包括具有钛(Ti)或钽(Ta)的铝(Al)化合物。例如，n型金属可以包括诸如TiAlC、TiAlN、TiAlC-N或TiAl等的Al化合物。然而，n型金属的材料不限于所述材料。p型金属可以包括钼(Mo)、钯(Pd)、钌(Ru)、铂(Pt)、TiN、WN、TaN、铱(Ir)、TaC、RuN和MoN中的至少一种。具体地，TiN可以主要用作p型金属。然而，p型金属的材料不限于所述材料。

图4是用于描述根据实施例的应用于OTP存储装置的晶体管的一种或更多种栅极结构的剖视图。

参照图4，根据本实施例的OTP存储装置可以包括程序晶体管T0和读取晶体管T1。程序晶体管T0和读取晶体管T1中的每个的栅极结构可以包括各种材料层。例如，如在最左边的部分中所示，程序晶体管T0和读取晶体管T1中的每个的第一栅极结构G1可以包括界面层/高k介电层121/123、RE供给层125、阻挡金属层126和第二金属层129。

在图4中，界面层/高k介电层121/123示出为一层，但界面层121和高k介电层123可以是不同的层。详细地，界面层121可以形成在半导体基底101上，并且可以由诸如氧化物、氮化物或氮氧化物等的绝缘材料薄薄地形成。例如，界面层121可以由氧化硅(SiO₂)和/或氮氧化硅(SiON)等形成。界面层121可以与高k介电层123一起构造栅极氧化物层。

高k介电层120可以被称作高k层，并且可以由具有高介电常数(k)的介电材料形成。高k介电层123可以由铪(Hf)基材料或锆(Zr)基材料形成。例如，高k介电层123可以包括氧化铪(HfO₂)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氮氧化铪(HfON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化锆(ZrO₂)和/或氧化锆硅(ZrSiO)等。

而且，高k介电层123的材料不限于Hf基材料或Zr基材料。在其它实施例中，高k介电层123可以包括另一种材料，例如，氧化镧(La₂O₃)、氧化镧铝(LaAlO₃)、氧化钽(Ta₂O₅)、氧化钛(TiO₂)、锶钛氧化物(SrTiO₃)、氧化钇(Y₂O₃)、氧化铝(Al₂O₃)、氧化铅钪钽(PbSc_0.5Ta_0.5O₃)和/或铅锌铌氧化物(PbZnNbO₃)等。

高k介电层123可以通过诸如原子层沉积(ALD)方法、化学气相沉积(CVD)方法、物理气相沉积(PVD)方法等各种沉积方法形成。随后，为了调整从RE供给层125扩散的RE的数量，可以在形成高k介电层123期间调整膜材料结构和层厚度。可以针对高k介电层123执行热处理或相关技术。

RE供给层125可以形成在界面层/高k介电层121/123上，并且可以包括RE。例如，RE供给层125可以包括镧(La)、钪(Sc)、铒(Er)、锶(Sr)和钇(Yt)中的至少一种，但不限于此。在其它实施例中，RE供给层125可以包括另一种RE。在第一栅极结构G1中，RE供给层125可以包括氧化镧(LaO)。

RE供给层125可以通过材料的扩散将RE供给到界面层121与高k介电层123之间的界面。在界面层121与高k介电层123之间的界面上的RE可以与界面层121的材料(例如，SiO₂或SiON)一起形成偶极子，因而改变了包括第一栅极结构G1和有源区域ACT的程序晶体管T0或读取晶体管T1的阈值电压(Vt)。通常地，通过将RE供给到界面层121与高k介电层123之间的界面，NMOS晶体管的阈值电压(Vt)可以降低，并且/或者PMOS晶体管的阈值电压(Vt)可以增加。

阻挡金属层126可以形成在RE供给层125上以防止RE扩散到第二金属层129。另外，阻挡金属层126使第二金属层129能够容易地沉积。阻挡金属层126可以包括金属氮化物。金属氮化物可以包括例如钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镧(La)或它们的组合的氮化物。在根据本实施例的第一栅极结构G1中，阻挡金属层126可以由包括TiN层和TaN层的双层形成。另外，在根据本实施例的第一栅极结构G1中，可以省略阻挡金属层126。

第二金属层129可以形成在阻挡金属层126上，例如，可以由n型金属形成。例如，当第二金属层129由n型金属形成时，第二金属层129可以包括包含Ti或Ta的Al化合物。例如，第二金属层129可以包括诸如TiAlC、TiAlN、TiAlC-N或TiAl的Al化合物或诸如TaAlC、TaAlN、TaAlC-N、或TaAl的Al化合物。然而，第二金属层129的作为n型金属的材料不限于所述材料。第二金属层129可以由p型金属形成而不限于n型金属。当第二金属层129由p型金属形成时，第二金属层129可以包括钼(Mo)、钯(Pd)、钌(Ru)、铂(Pt)、TiN、WN、TaN、铱(Ir)、TaC、RuN和MoN中的至少一种。然而，第二金属层129的作为p型金属的材料不限于所述材料。第二金属层129可以由包括两个层或更多层(而非单层)的多层形成。

再参照根据本实施例的第一栅极结构G1，第二金属层129可以由n型金属形成，并且可以包括Al。例如，第二金属层129可以形成为TiAlC层。在根据本实施例的第一栅极结构G1中，第二金属层129和阻挡金属层126可以构造金属电极。用于参考，第二金属层129的“第二”是考虑到在其它栅极结构G3和G4中第一金属层127形成在第二金属层129下面的情况而被附加。

作为程序晶体管T0和读取晶体管T1中的每个的另一栅极结构的示例，次靠近左侧的第二栅极结构G2可以包括界面层/高k介电层121/123、阻挡金属层126和第二金属层129。即，第二栅极结构G2可以具有不包括RE供给层的结构，即，省略了第一栅极结构G1的RE供给层125。第二栅极结构G2的界面层/高k介电层121/123、阻挡金属层126和第二金属层129与第一栅极结构G1的以上描述相似。

作为程序晶体管T0和读取晶体管T1中每个的另一栅极结构的示例，设置在右侧的端部上的第四栅极结构G4可以包括界面层/高k介电层121/123、阻挡金属层126、第一金属层127和第二金属层129。界面层/高k介电层121/123、阻挡金属层126和第二金属层129与第一栅极结构G1的以上描述相似。

第一金属层127可以形成在阻挡金属层126上，并且可以包括Ti的氮化物、Ta的氮化物、Ti的氮氧化物或Ta的氮氧化物。例如，第一金属层127可以包括诸如TiN和/或TaN等的两元素金属氮化物、诸如TiAlN、TaAlN、和/或TiSiN等的三元素金属氮化物或它们的氧化形式(即，金属氮氧化物)。在根据本实施例的第四栅极结构G4中，第一金属层127可以形成为p型TiN层。

第一金属层127可以通过诸如ALD方法、CVD方法、PVD方法等各种沉积方法来形成。第一金属层127可以与第二金属层129一起构造第四栅极结构G4的金属电极，并且可以具有调整金属电极的功函数的功能。因此，第一金属层127可以被称作功函数调整层。例如，第二金属层129的Al可以通过扩散被注入第一金属层127中，以调整金属电极的功函数，而且，电子可以在第一金属层127与第二金属层129之间移动以调整功函数。因为通过Al的扩散和电子的移动来调整功函数，所以可以确定第四栅极结构G4的阈值电压。作为更详细的示例，当第一金属层127形成为p型TiN层时，NMOS晶体管的阈值电压可以在第一金属层127变得较薄时降低，PMOS晶体管的阈值电压可以在第一金属层127变得较厚时降低。即使在第四栅极结构G4中，阻挡金属层126也可以构造金属电极的一部分。

图4中示出的第三栅极结构G3可以具有将RE供给层125进一步加入第四栅极结构G4中的结构或者将第一金属层127进一步加入第一栅极结构G1中的结构。即，第三栅极结构G3可以包括界面层/高k介电层121/123、RE供给层125、阻挡金属层126、第一金属层127和第二金属层129。

在根据本实施例的OTP存储装置中，程序晶体管T0和读取晶体管T1可以均包括第一栅极结构G1、第二栅极结构G2和第四栅极结构G4中的一种。第一栅极结构G1、第二栅极结构G2和第四栅极结构G4可以在CMOS工艺中同时形成。例如，具有各种阈值电压的多个MOS晶体管可以在CMOS工艺中通过使用多功函数金属层来形成，并且第一栅极结构G1、第二栅极结构G2和第四栅极结构G4可以在CMOS工艺中同时形成。因为第一栅极结构G1、第二栅极结构G2和第四栅极结构G4在CMOS工艺中同时形成，所以附加的掩模和工艺是不必要的，与其它装置相比制造工艺是有效率的。

用于参考，考虑在假设NMOS晶体管实现有第一栅极结构G1、第二栅极结构G2、第三栅极结构G3和第四栅极结构G4的情况下阈值电压的电平，阈值电压可以按第一栅极结构G1、第二栅极结构G2、第三栅极结构G3和第四栅极结构G4的顺序增加。因为第一栅极结构G1包括RE供给层125，所以第一栅极结构G1可以在阈值电压方面比第二栅极结构G2低。另外，因为第二栅极结构G2不包括第一金属层127，所以第二栅极结构G2可以在阈值电压方面比第四栅极结构G4低。因为第三栅极结构G3包括RE供给层125，所以第三栅极结构G3可以具有比第四栅极结构G4低的阈值电压。通常地，第一金属层127的阈值电压调整功能比RE供给层125的阈值电压调整功能好，因此，第二栅极结构G2可以在阈值电压方面比第三栅极结构G3低。

考虑用于击穿栅极氧化物层的击穿电压(即，编程电压的电平),击穿电压可以按第二栅极结构G2、第一栅极结构G1、第四栅极结构G4和第三栅极结构G3的顺序增加。金属电极的厚度越薄，击穿电压越低。另外，栅极氧化物层的厚度越薄，击穿电压越低。这里，栅极氧化物层可以包括界面层121、高k介电层123和RE供给层125。基于这样的参考，第二栅极结构G2在金属电极和栅极氧化物层中的每个的厚度中可以是最薄的。因此，第二栅极结构G2的击穿电压可以是最低的。RE供给层125通常形成为具有非常薄的10nm的厚度，并且将被直接击穿，因此，在第二栅极结构G2的击穿电压之后第一栅极结构G1的击穿电压可以是接下来较高的。然后，击穿电压可以根据是否设置RE供给层125而按第四栅极结构G4和第三栅极结构G3的顺序增加。

在根据本实施例的OTP存储装置中，可以使用第一电极结构G1、第二栅极结构G2和第四栅极结构G4中的一个代替击穿电压高的第三栅极结构G3来实现程序晶体管T0和读取晶体管T1。因此，栅极氧化物层因将低的击穿电压(即，编程电压)施加到程序晶体管T0而被击穿，从而容易地执行编程。

作为详细的示例，当程序晶体管T0实现有第三栅极结构G3时，4V或更大的击穿电压(即，编程电压)可以用于引起击穿。另一方面，当程序晶体管T0实现有第二栅极结构G2时，可以使用3.75V或更低的低击穿电压。换言之，在对实现有第三栅极结构G3和第二栅极结构G2的程序晶体管T0编程的情况下，实现有第二栅极结构G2的程序晶体管T0可以用大约3.75V的电压来100％编程，但实现有第三栅极结构G3的程序晶体管T0可以通过施加4.0V或更大的电压来100％编程。另一方面，当施加大约3.75V的电压时，实现有第三栅极结构G3的程序晶体管T0可以编程大约90％。

图5A至图5C是示出根据实施例的OTP存储装置的晶体管结构的剖视图。

参照图5A，根据本实施例的OTP存储装置100详细地示出了在图1的OTP存储装置100中的读取晶体管T1。如上所述，在图1和图5A的OTP存储装置中，程序晶体管T0和读取晶体管T1中的每个的栅极结构的结构可以基本相同。根据OTP存储装置的种类，源极/漏极结构可以具有稍许不同。因此，将参照普通的读取晶体管T1的结构进行以下描述，以下其它实施例是相似的。

在根据本实施例的OTP存储装置100中，读取晶体管T1可以包括有源区域ACT、栅极结构120和间隔件130。有源区域ACT和间隔件130如以上参照图1所述。栅极结构120可以包括界面层121、高k介电层123、阻挡金属层126、第二金属层129和间隙填充金属层129-u。在上面参照图4描述了界面层121、高k介电层123、阻挡金属层126和第二金属层129。

间隙填充金属层129-u可以形成在第二金属层129上并且可以包括钨(W)等。间隙填充金属层129-u可以是在形成替代金属栅极(RMG)结构期间在形成其它金属层之后最终填充所保留的间隙的金属层。如所示，间隙填充金属层129-u可以构造栅极结构120的具有平坦结构的最上部的金属层。间隙填充金属层129-u的材料不限于钨。间隙填充金属层129-u可以由各种适合填充间隙的各种金属形成。例如，间隙填充金属层129-u可以包括从由诸如TiN或TaN的金属氮化物、Al、金属碳化物、金属硅化物、金属碳化铝、金属氮化铝和金属氮化硅等组成的组中选取的材料。根据情况，间隙填充金属层129-u可以从存储装置100的构造中省略。

在根据本实施例的OTP存储装置100中，栅极结构120可以与图4的第二栅极结构G2相似。即，除了间隙填充金属层129-u，栅极结构120可以与图4的第二栅极结构基本相同。如上所述，参照读取晶体管T1进行描述，但程序晶体管T0的栅极结构也可以具有与读取晶体管T1的栅极结构120的结构相同的结构。因此，根据本实施例的OTP存储装置100具有以上所述的优异特性。即，根据本实施例的OTP存储装置100的程序晶体管T0和读取晶体管T1可以通过CMOS工艺等与设置在另一区域中的晶体管一起形成。另外，程序晶体管T0和读取晶体管T1中的每个的栅极结构120可以形成为第二栅极结构G2，通过施加低编程电压来引起击穿，因而增强了OTP存储装置100的编程效率，增加了用于OTP存储装置100的设计的外围I/O元件的可靠性，并且简化了设计。

参照图5B，在根据本实施例的OTP存储装置100a中，读取晶体管T1的栅极结构120a可以在存储装置100a还可以包括RE供给层125方面区别于图5A的存储装置100。即，在根据本实施例的OTP存储装置100a中，读取晶体管T1的栅极结构120a可以包括在高k介电层123上的RE供给层125，并且因此可以具有与图4的第一栅极结构G1的结构相似的结构。即，除了间隙填充金属层129-u之外，栅极结构120a可以与图4的第一栅极结构G1基本相同。另外，在根据本实施例的OTP存储装置100a中，程序晶体管T0的栅极结构可以具有与读取晶体管T1的栅极结构120a的结构基本相同的结构。

参照图5C，在根据本实施例的OTP存储装置100b中，读取晶体管T1的栅极结构120b可以在存储装置100b可以包括第一金属层127方面进一步区别于图5A的存储装置100。即，在根据本实施例的OTP存储装置100b中，读取晶体管T1的栅极结构120b可以包括在阻挡金属层126上的第一金属层127，并且可以具有与图4的第四栅极结构G4的结构相似的结构。即，除了间隙填充金属层129-u之外，栅极结构120b可以与图4的第四栅极结构G4基本相同。另外，在根据本实施例的OTP存储装置100b中，程序晶体管T0的栅极结构可以具有其与读取晶体管T1的栅极结构120b的结构基本相同的结构。

图6A至图7是示出根据实施例的OTP存储装置的晶体管结构的剖视图。

参照图6A，根据本实施例的OTP存储装置200可以具有与图5A的OTP存储装置100不同的RMG结构。例如，RMG结构可以包括金属栅极，金属栅极形成在通过使用虚设栅极结构形成源极/漏极区域之后去除了虚设栅极的部分中，并且RMG结构可以被称作后栅极结构。

包括在根据本实施例的OTP存储装置200中的读取晶体管T1可以包括有源区域ACT、栅极结构220和间隔件230。有源区域ACT可以通过隔离层限制在半导体基底201的上部分中。有源区域ACT可以包括源极/漏极区域203和沟道区域205。源极/漏极区域203可以包括高浓度掺杂区域203h和低浓度掺杂区域203l(共称203)。

栅极结构220可以包括界面层221、高k介电层223、阻挡金属层226、第二金属层229和间隙填充金属层229-u。间隔件230可以形成在栅极结构220的两侧上。另外，间隔件230可以被层间绝缘层240围绕。层间绝缘层240可以形成在半导体基底201上，具体地，可以形成在未设置栅极结构220和间隔件230的部分中，从而层间绝缘层240可以围绕间隔件230的侧面。

栅极结构220的层状结构可以与包括在图5A的OTP存储装置100中的读取晶体管T1的栅极结构120的结构相似。然而，构造栅极结构220的层中的每个层可以形成为围绕半导体基底201的顶部和间隔件230的侧面的结构。详细地，界面层221可以形成在半导体基底201的顶部和间隔件230的侧面上。高k介电层223可以形成在底层的顶部和界面层221的两侧上，并且可以包括夹在界面层221与阻挡金属层226之间的侧面部分和底部部分。另外，阻挡金属层226、第二金属层229和间隙填充金属层229-u可以顺序地形成在下面的层的顶部和所述下面的层的两侧上。另外，如所示，间隙填充金属层229-u可以以填充在形成第二金属层229之后保留的沟槽或间隙的结构形成。因此，当在形成第二金属层229之后没有保留的间隙时，间隙填充金属层229-u可以从OTP存储装置200的构造中省略。

构造栅极结构220的每层的功能或材料如以上参照图4或图5A所述。除了栅极结构220具有形成为U型而非平板型的层状结构之外，栅极结构220可以与图4的第二栅极结构G2相似。即，不考虑层状结构的形状，在从栅极结构220中排除间隙填充金属层229-u的状态下，栅极结构220可以与图4的第二栅极结构G2相似。另外，在根据本实施例的OTP存储装置200中，程序晶体管T0的栅极结构可以具有与读取晶体管T1的栅极结构220的结构基本相同的结构。

参照图6B，在根据本实施例的OTP存储装置200a中，读取晶体管T1的栅极结构220a与图6A的存储装置200可以进一步区别在于存储装置200a可以包括RE供给层225。即，在根据本实施例的OTP存储装置200a中，读取晶体管T1的栅极结构220a可以包括在高k介电层223上的RE供给层225。除了层状结构的形状和间隙填充金属层229-u之外，读取晶体管T1的栅极结构220a可以具有与图4的第一栅极结构G1的结构相似的结构。另外，在根据本实施例的OTP存储装置200a中，程序晶体管T0的栅极结构可以具有与读取晶体管T1的栅极结构220a的结构基本相同的结构。

参照图6C，在根据本实施例的OTP存储装置200b中，读取晶体管T1的栅极结构220b还可以包括第一金属层227，为此，OTP存储装置200b可以与图6A的OTP存储装置200不同。即，在根据本实施例的OTP存储装置200b中，读取晶体管T1的栅极结构220b可以包括在阻挡金属层226上的第一金属层227，因此，除了层状结构的形状和间隙填充金属层229-u之外，读取晶体管T1的栅极结构220b可以具有与图4的第四栅极结构G4的结构相似的结构。另外，在根据本实施例的OTP存储装置200b中，程序晶体管T0的栅极结构可以具有与读取晶体管T1的栅极结构220b的结构基本相同的结构。

参照图7，在根据本实施例的OTP存储装置200c中，与图6A的OTP存储装置200、图6B的OTP存储装置200a和图6C的OTP存储装置200b不同，程序晶体管T0的栅极结构220-T0可以具有与读取晶体管T1的栅极结构220-T1的结构不同的结构。详细地，程序晶体管T0的栅极结构220-T0可以具有图6A中示出的读取晶体管T1的栅极结构220的结构。读取晶体管T1的栅极结构220-T1可以具有图6B中示出的读取晶体管T1的栅极结构220a的结构。

在根据本实施例的OTP存储装置200c中，例如，程序晶体管T0可以包括使用最小击穿电压的栅极结构220-T0，读取晶体管T1可以使用具有低阈值电压的栅极结构220-T1。如上所述，在根据本实施例的OTP存储装置200c中，栅极结构可以形成为适合于程序晶体管T0和读取晶体管T1中的每个的特性，因而增强OTP存储装置200c的性能和可靠性。然而，程序晶体管T0的栅极结构和读取晶体管T1的栅极结构可以有区别地形成，结果引起工艺难度的增加。

图8是示意性示出根据实施例的OTP存储装置300的透视图。

参照图8，根据本实施例的OTP存储装置300可以包括具有FinFET(鳍式场效应晶体管)结构的程序晶体管T0和读取晶体管T1。OTP存储装置300可以在FinFET工艺中通过使用多功函数工艺来使编程电压降低，以增加编程产出率(program yield rate)，例如，关于在这里的实施例的描述。

详细地，程序晶体管T0可以包括三个有源鳍F1至F3和栅极结构320-T0，读取晶体管T1可以包括三个有源鳍F1至F3和栅极结构320-T1。

如所示，有源鳍F1至F3可以突出到半导体基底上面，并且可以在一个方向上延伸。有源鳍F1至F3可以对应于图1或图5A中的有源区域ACT。因此，虽然未详细示出，但有源鳍F1至F3可以包括源极/漏极区域和沟道区域。在根据本实施例的OTP存储装置300中，三个有源鳍F1至F3可以构造为一个单位单元，但是构造单位单元的有源鳍的数量不限于三个。例如，一个或两个有源鳍可以构造为单位单元，或者四个或更多个有源鳍可以构造为单位单元。

栅极结构320-T0和栅极结构320-T1中的每个可以覆盖有源鳍F1至F3的顶部和侧面，并且可以在横跨有源鳍F1至F3的一个方向上延伸。虽然未详细示出，但栅极结构320-T0和栅极结构320-T1中的每个可以包括栅极氧化物层和具有至少一个层的金属层，并且可以形成为使用低击穿电压的结构。另外，程序晶体管T0的栅极结构320-T0和读取晶体管T1的栅极结构320-T1可以具有基本相同的结构。将参照图9A至图9C详细地描述栅极结构320-T0和栅极结构320-T1中的每个的详细结构。

在图8中，有源鳍F1至F3可以突出并延伸到程序晶体管T0的一侧，但不限于此。在其它实施例中，当OTP存储装置300形成1.5TR结构时，有源鳍F1至F3可以不突出到程序晶体管T0的所述一侧。如所示，因为三个有源鳍F1至F3构造了单位单元，所以位线370可以毗连全部三个有源鳍F1至F3或以其它方式接触全部三个有源鳍F1至F3。

图9A至图9C是示出图8中所示的OTP存储装置300的晶体管结构的透视图和剖视图。图9B是沿图9A的线I-I'截取的剖视图，图9C是沿图9A的线II-II'截取的剖视图。

参照图9A至图9C，根据本实施例的OTP存储装置300的读取晶体管T1可以包括半导体基底301、具有鳍结构的有源区域(在下文中称作鳍有源区域)ACT以及栅极结构320。详细地，在根据本实施例的OTP存储装置300中，读取晶体管T1可以包括但不限于半导体基底301、鳍有源区域ACT、隔离层310、栅极结构320、间隔件330和层间绝缘层340。

半导体基底301可以对应于图1或图5A的OTP存储装置100的半导体基底101，因此，为了简洁，不提供其详细描述。

鳍有源区域ACT可以形成为从半导体基底301突出并且可以在第一方向(x方向)上延伸的结构。鳍有源区域ACT可以在半导体基底301上沿第二方向(y方向)设置为多个。多个鳍有源区域ACT可以通过隔离层彼此电绝缘。根据本实施例的OTP存储装置300可以对应于图8的OTP存储装置300。因此，可以为了构造单位单元而形成三个鳍有源区域ACT，但为了方便，仅示出了一个鳍有源区域ACT。另外，如上所述，一个鳍有源区域ACT可以构造为单位单元。

鳍有源区域ACT可以包括鳍305和源极/漏极区域303。鳍305可以包括其两侧由隔离层310围绕的下鳍部305d和从隔离层310的顶部突出的上鳍部305u。上鳍部305u可以设置在栅极结构320下面并且可以构造沟道区域。源极/漏极区域303可以形成在下鳍部305d的在栅极结构320的两侧上的上部分中。

鳍305可以包括基于半导体基底301形成的部分。源极/漏极区域303可以由在下鳍部305d中生长的外延层形成。根据情况，上鳍部305u可以设置在栅极结构320的两侧上并且可以构造源极/漏极区域303。例如，源极/漏极区域303可以不通过外延层的单独生长来形成，类似于沟道区域，源极/漏极区域303可以形成为鳍305的上鳍部305u。

如上所述，鳍305可以以半导体基底301为基础，当源极/漏极区域303形成为在下鳍部305d中生长的外延层或形成为鳍305时，鳍305可以包括硅或锗或相关元素的半导体。另外，鳍305可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。例如，鳍305可以包括作为IV-IV族化合物半导体的二元化合物、三元化合物或其上掺杂IV族元素(包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种)的化合物。另外，例如，鳍305可以包括作为III-V族化合物半导体的二元化合物、三元化合物和四元化合物中的一种，其中，通过将为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与为V族元素的磷(P)、砷(As)和锑(Sb)中的一种结合而产生所述化合物。将参照图20A至图29C详细地描述鳍305的结构和形成鳍305的方法。

源极/漏极区域303可以形成在栅极结构320的两侧上和下鳍部305d的上部分中。根据所期望的晶体管的沟道类型，源极/漏极区域303可以包括压应力材料或拉应力材料。例如，当PMOS晶体管形成时，在栅极结构320的两侧上的源极/漏极区域303可以包括压应力材料。详细地，当下鳍部305d由硅形成时，源极/漏极区域303可以由例如SiGe的材料形成，SiGe是压应力材料并且在晶格常数方面比硅大。另外，当NMOS晶体管形成时，在栅极结构320的两侧上的源极/漏极区域303可以包括拉应力材料。详细地，当下鳍部305d由硅形成时，源极/漏极区域303可以由例如SiC的材料形成，SiC是拉应力材料并且是在晶格常数方面比硅小的硅化物或材料。

另外，根据本实施例的OTP存储装置300，读取晶体管T1的源极/漏极区域303可以具有各种形状。源极/漏极区域303可以在与第一方向(x方向)垂直的剖面的表面中具有诸如菱形、圆形、椭圆形、多边形等的各种形状。图9A示例性地示出六角菱形形状。

隔离层310可以形成在基底301上以围绕鳍305的下鳍部305d的两侧。隔离层310可以与图1的OTP存储装置100的隔离层150对应，并且可以使沿第二方向(y方向)布置的鳍电绝缘。隔离层310可以包括例如氧化硅、氮化硅、氮氧化硅和其组合中的至少一种。

鳍305的上鳍部305u可以具有突出结构而未被隔离层310围绕。另外，如图9B和图9C中所见，鳍305的上鳍部305u可以仅在栅极结构320下面设置，并且可以构造沟道区域。

读取晶体管T1的栅极结构320可以在隔离层310上在横跨鳍305的第二方向(y方向)上延伸。栅极结构320可以形成为围绕上鳍部305u的顶部和侧面的结构。

读取晶体管T1的栅极结构320可以与图6A的OTP存储装置200中的读取晶体管T1的栅极结构220对应。因此，图9A至图9C中所示的栅极结构320可以包括但不限于界面层321、高k介电层323、阻挡金属层326、第二金属层329和间隙填充金属层329-u。构造栅极结构320的每个层的材料和功能如以上参照图4、图5A或图6A所述。然而，在根据本实施例的OTP存储装置300中，因为栅极结构320形成为覆盖鳍305的结构，所以栅极结构320的结构可以与图6A的OTP存储装置200的栅极结构220的结构不同。另外，因为源极/漏极区域303如图9B中所示形成在下鳍部305d上，所以栅极结构320的两侧的源极/漏极区域303的结构可以与图6A的OTP存储装置200的源极/漏极区域203的结构不同。

层间绝缘层340可以形成在隔离层310上以覆盖源极/漏极区域303。例如，层间绝缘层340可以具有围绕源极/漏极区域303的顶部和侧面的结构。层间绝缘层340可以与图6A的OTP存储装置200的层间绝缘层240对应。因此，层间绝缘层340的材料或功能如描述图6A的OTP存储装置200时所述。

间隔件330可以形成在层间绝缘层340与栅极结构320之间。间隔件330可以围绕栅极结构320的两侧并且沿第二方向(y方向)延伸。另外，类似于栅极结构320，间隔件330可以与鳍305交叉并且围绕上鳍部305u的顶部和侧面。间隔件330可以与图6A的OTP存储装置200的间隔件230对应。因此，间隔件330的材料如在描述图6A的OTP存储装置200时所述。

在根据本实施例的OTP存储装置300中，除了层状结构的形状和间隙填充金属层329-u之外，栅极结构320可以与图4的第二栅极结构G2相似。如上所述，通过示例的方式描述读取晶体管T1，但程序晶体管T0的栅极结构也可以具有与读取晶体管T1的栅极结构320的结构相同的结构。因此，根据本实施例的OTP存储装置300可以展现上述有利的特性。即，根据本实施例的OTP存储装置300的程序晶体管T0和读取晶体管T1可以通过CMOS工艺等与在另一区域中设置的晶体管一起形成。另外，因为程序晶体管T0和读取晶体管T1中的每个的栅极结构320形成为第二栅极结构G2，所以通过施加低编程电压而容易引起击穿，因而增强OTP存储装置300的编程效率，增加了用于OTP存储装置300的设计的外围I/O元件的可靠性，并且简化了设计。

图10至图12是示出根据实施例的OTP存储装置的晶体管结构的剖视图。

参照图10，在根据本实施例的OTP存储装置300a中，读取晶体管T1的栅极结构320a还可以包括RE供给层325，为此，OTP存储装置300a可以与图9A的OTP存储装置300不同。即，在根据本实施例的OTP存储装置300a中，读取晶体管T1的栅极结构320a可以包括在高k介电层323上的RE供给层325。因此，除了层状结构的形状和间隙填充金属层329-u之外，读取晶体管T1的栅极结构320a可以与图4的第一栅极结构G1相似。另外，在根据本实施例的OTP存储装置300a中，程序晶体管T0的栅极结构可以与读取晶体管T1的栅极结构320a的结构基本相同。

参照图11，在根据本实施例的OTP存储装置300b中，读取晶体管T1的栅极结构320b还可以包括第一金属层327，为此，OTP存储装置300b可以与图9A的OTP存储装置300不同。即，在根据本实施例的OTP存储装置300b中，读取晶体管T1的栅极结构320b可以包括在阻挡金属层326上的第一金属层327。因此，除了层状结构的形状和间隙填充金属层329-u之外，读取晶体管T1的栅极结构320b可以与图4的第四栅极结构G4的结构相似。另外，在根据本实施例的OTP存储装置300b中，程序晶体管T0的栅极结构可以与读取晶体管T1的栅极结构320b的结构基本相同。

参照图12，在根据本实施例的OTP存储装置300c中，与图9A至图11的OTP存储装置300、300a和300b不同，程序晶体管T0的栅极结构320-T0可以具有与读取晶体管T1的栅极结构320-T1的结构不同的结构。详细地，程序晶体管T0的栅极结构320-T0可以与图9A中示出的读取晶体管T1的栅极结构320的结构相似或相同。读取晶体管T1的栅极结构320-T1可以与图10中示出的读取晶体管T1的栅极结构320a的结构相似或相同。

在根据本实施例的OTP存储装置300c中，例如，程序晶体管T0可以包括使用最小击穿电压的栅极结构320-T0。读取晶体管T1可以使用具有低阈值电压的栅极结构320-T1。如上所述，在根据本实施例的OTP存储装置300c中，可以形成栅极结构320-T0和栅极结构320-T1以适合于程序晶体管T0和读取晶体管T1中的每个的特性，从而增强OTP存储装置300c的性能和可靠性。

图13和图14是根据实施例的将OTP存储装置布置为单位单元的OTP单元阵列的电路图。

参照图13，在OTP单元阵列1000中，图5A至图7、图9A以及图10至图12的OTP存储装置100、100a、100b、200、200a、200b、200c、300、300a、300b和300c中的一个可以构成并布置为单位单元。多个单位单元可以布置成阵列结构，从而形成OTP单元阵列1000。如所示，行解码器1100、会聚单元1200a和感测放大器单元1300a可以设置在OTP单元阵列1000附近。OTP单元阵列1000、行解码器1100、会聚单元1200a和感测放大器单元1300a可以构造完整的OTP存储装置。

简要地描述OTP存储装置的操作，当字线被激活时，OTP单元阵列1000可以将与存储在单位单元中的数据对应的信号输出到位线。行解码器1100可以接收并且对从外部接收的地址之中的行地址RA进行解码，从而激活多条字线中的一条。OTP单元阵列1000可以通过位线将信号传输到会聚单元1200a。会聚单元1200a可以根据列地址CA从OTP单元阵列1000的位线之中选取一些位线，并且可以输出选取的位线的信号。感测放大器单元1300a可以包括多个感测放大器300。每个感测放大器300可以感测并放大流经对应的位线的电流。感测放大器单元1300a可以分别将对应的感测放大器300连接到由会聚单元1200a选取的位线。对应的感测放大器300可以分别感测并放大流经选取的位线的电流。

与图13的实施例不同，OTP存储装置可以不包括会聚单元1200a。在这种情况下，多个感测放大器可以分别连接到OTP存储装置1000的位线，因此，感测放大器单元1300a可以包括更多个感测放大器。

参照图14，OTP存储装置可以包括第一OTP单元阵列1000_1、第二OTP单元阵列1000_2、会聚单元1200f和感测放大器单元1300f。第一OTP单元阵列1000_1和第二OTP单元阵列1000_2中的每个可以与图13的OTP单元阵列1000对应。会聚单元1200f可以通过2n条位线从第一OTP单元阵列1000_1和第二OTP单元阵列1000_2接收信号，并且可以将2n条位线中的n条位线的信号传输到感测放大器单元1300f。感测放大器单元1300f可以包括n个感测放大器，并且可以通过n条信号线从会聚单元1200f接收信号，以感测并放大所接收的信号。在图14中，示出了OTP存储装置包括两个OTP单元阵列的结构，但本实施例不限于此。在其它实施例中，OTP存储装置可以包括三个或更多个OTP单元阵列。

为了提供详细的描述，在一些实施例中包括在OTP存储装置中的字线WL(0)至WL(2m-1)的数量可以总共为2m。第一OTP单元阵列1000_1和第二OTP单元阵列1000_2中的每个可以包括不同的m条字线。另外，如上所述，第一OTP单元阵列1000_1和第二OTP单元阵列1000_2中的每个可以包括n条位线。

会聚单元1200f可以通过第一OTP单元阵列1000_1的位线BL(0)至BL(n-1)并通过第二OTP单元阵列1000_2的位线BL(n)至BL(2n-1)来接收信号，并且可以输出通过2n条位线接收的信号之中的n条信号。感测放大器单元1300f可以通过n个感测放大器来感测并放大会聚单元1200f的输出信号。

在根据本实施例的OTP存储装置中，因为第一OTP单元阵列1000_1和第二OTP单元阵列1000_2不共享相同的字线，所以第一OTP单元阵列1000_1的位线BL(0)至BL(n-1)和第二OTP单元阵列1000_2的位线BL(n)至BL(2n-1)不能同时输出与存储在单位单元中的比特数据对应的信号。因此，会聚单元1200f可以将第一OTP单元阵列1000_1的位线BL(0)至BL(n-1)或第二OTP单元阵列1000_2的位线BL(n)至BL(2n-1)的信号传输到感测放大器单元1300f。

图15是示出包括根据实施例的OTP存储装置的芯片上系统(SoC)1300的结构的框图。

参照图15，SoC 1300可以包括中央处理单元(CPU)1310、系统存储器1320、接口1330、OTP存储装置(或称为OTP存储器)1000a、多个功能块1340和连接元件的系统总线1350。CPU 1310可以控制SoC 1300的操作。CPU 1310可以包括核心和L2高速缓存。例如，CPU 1310可以包括多核心。多核心中的一个或更多个核心可以具有相同的性能或不同的性能。另外，多核心的核心中的一个或更多个可以在相同的时刻或不同的时刻被激活。系统存储器1320可以存储根据CPU 1310的控制而通过功能块1340中的每个功能块执行的处理的结果。例如，当存储在CPU 1310的L2高速缓存中的细节被清除时，处理结果可以存储在系统存储器1320中。接口1330可以执行与外部装置交互。例如，接口1330可以执行与照相机、液晶显示器(LCD)、和/或扬声器等交互。

OTP存储装置1000a可以存储关于SoC 1300的设置信息。OTP存储装置1000a可以用图5A至图7、图9A和图10至图12的OTP存储装置100、100a、100b、200、200a、200b、200c、300、300a、300b和300c中的一个来实现。例如，如图13或图14中所示，OTP存储装置1000a可以用包括OTP单元阵列1000、1000_1和1000_2的OTP存储装置来是实现。因此，OTP存储装置1000a增强了SoC 1300的可靠性。功能块1340可以执行SoC 1300期望的各种功能。例如，功能块1340可以执行视频编码解码器功能和/或可以处理三维(3D)图像。

图16是示出包括根据实施例的SoC的电子系统1400的结构的框图。

参照图16，图15中示出的SoC 1300可以装备在诸如移动设备、台式计算机、或服务器等的电子系统1400中。另外，电子系统1400还可以包括存储装置1420、输入/输出(I/O)装置1440和显示装置1460，所述元件可以电连接到总线1480。电子系统1400可以基于存储在SoC 1300的OTP存储装置1000a中的设置信息来操作。

图17A至图17E是用于描述制造根据实施例的OTP存储装置的方法的原理的剖视图。

参照图17A，可以在限定了第一区域I至第四区域IV的半导体基底(未示出)上顺序地形成界面层(IL)121、第一高k介电层(HK-1)123和第二高k介电层(HK-2)125。界面层(IL)121和第一高k介电层123与以上图4的界面层/高k介电层121/123的描述相似，并且因为简洁而不再重复。第二高k介电层125可以与RE供给层对应，并且与以上图4的RE供给层125的描述相似。由LaO、和/或YO等形成的RE供给层也可以具有高介电常数(k)，因此在这里可以被称作第二高k介电层。如所示，可以在第一区域I至第四区域IV中的每个区域中形成界面层121、第一高k介电层123和第二高k介电层125。

用于参考，第二区域II至第四区域IV中的至少一个区域可以与设置有OTP存储装置的区域对应。另外，第一区域I至第四区域IV中的至少一个区域可以与设置有逻辑装置的区域对应。在第一区域I中，仅逻辑装置可以设置，OTP存储装置可以不设置。为了方便，可以在从左至右的方向上顺序地布置第一区域I至第四区域IV。第一区域I至第四区域IV的位置不限于此。例如，第一区域I至第四区域IV可以设置在各种位置处，而且，可以二维地设置在各种位置处。

参照图17B，随后，可以在第一区域I和第二区域II中的每个区域中形成第一掩模125M。例如，可以由光致抗蚀剂(PR)形成第一掩模125M。根据情况，可以由相对于第二高k介电层125具有蚀刻选择性的硬掩模材料形成第一掩模125M。随后，可以通过利用第一掩模125M执行蚀刻工艺来去除在第三区域III和第四区域IV中的每个区域中的第二高k介电层125。在去除第三区域III和第四区域IV中的每个区域中的第二高k介电层125之后，可以去除第一掩模125M。

参照图17C，在去除第一掩模125M之后，可以在第一区域I至第四区域IV中的每个区域中形成第一金属层(M-1)127。第一金属层127可以与以上图4的第一金属层127的描述相同或相似。第一金属层127可以是功函数调整层并且可以形成为例如p型TiN层。然而，第一金属层127的材料不限于p型TiN层。

参照图17D，在形成第一金属层127之后，可以在第一区域I和第三区域III中的每个区域中形成第二掩模127M。随后，可以通过利用第二掩模127M执行蚀刻工艺来去除在第二区域II和第四区域IV中的每个区域中的第一金属层127。在去除了在第二区域II和第四区域IV中的每个区域中的第一金属层127之后，可以去除第二掩模127M。

参照图17E，在去除第二掩模127M之后，可以在第一区域I至第四区域IV中的每个区域中形成第二金属层(M-2)129。第二金属层129可以与以上图4的第二金属层129的描述相似。可以由n型或p型金属形成第二金属层129。例如，第二金属层129可以是n型金属并且可以形成为n型TiAlC层。然而，第二金属层129的材料不限于n型TiAlC层。

关于第二金属层129的形成，可以完成具有不同阈值电压的晶体管的栅极结构。用于参考，在第一区域I中的材料层结构可以与图4的第三栅结构G3对应，在第二区域II中的材料层结构可以与图4的第一栅极结构G1对应，在第三区域III中的材料层结构可以与图4的第四栅极结构G4对应，在第四区域IV中的材料层结构可以与图4的第二栅极结构G2对应。因此，当晶体管以在第一区域I至第四区域IV中的每个区域中的材料层结构实现时，阈值电压可以按第二区域II、第四区域IV、第一区域I、第三区域III的顺序增加。因此，击穿电压可以按第四区域IV、第二区域II、第三区域III和第一区域I的顺序增加。

如上所述，可以通过两次掩模工艺和蚀刻工艺在第一区域I至第四区域IV中的每个区域中形成具有各种结构的材料层，可以通过使用材料层来形成栅极结构，从而实现具有不同阈值电压的晶体管。另外，可以通过使用晶体管来形成逻辑装置和OTP存储装置。例如，程序晶体管T0的栅极结构和读取晶体管T1的栅极结构可以通过使用在第二区域II至第四区域IV中的一个区域中的材料层来形成，从而形成上述具有可靠性的OTP存储装置，增加了外围I/O元件的可靠性，并且简化了设计。

图18A至图18F是示出制造OTP存储装置的工艺的剖视图。在附图中，“A”指设置有OTP存储装置的OTP存储装置区域，“B”指设置有逻辑装置的逻辑装置区域。逻辑装置可以包括多个MOS晶体管，例如，具有各种阈值电压的金属氧化物半导体场效应晶体管(MOSFET)，但不限于此。

参照图18A，可以在半导体基底101上顺序地形成界面层121、高k介电层123和RE供给层125，其中，在半导体基底101中通过隔离层(图1的150)限定了有源区域。基底101、界面层121、高k介电层123和RE供给层125的材料如以上参照图1、图4和图5A所述。界面层121、高k介电层123和RE供给层125可以通过诸如ALD方法、CVD方法、和PVD方法等各种沉积方法形成。

为了适当地调整从RE供给层125扩散的RE的数量，可以在形成高k介电层123时通过控制工艺条件来调整膜材料结构和层厚度。高k介电层123的膜材料结构和层厚度可以根据控制诸如工艺温度、工艺持续时间和原材料的适当的选择来调整。例如，高k介电层123的膜材料结构可以通过控制工艺条件而形成为柱状晶界结构。在柱状晶界结构中，因为RE容易扩散，所以可以将许多RE注入界面层121与高k介电层123之间的界面中。

RE供给层125可以包括各种RE。例如，在根据本实施例的制造OTP存储装置100的方法中，RE供给层125可以包括LaO。在形成RE供给层125之后，可以执行初步热处理。更多RE可以通过初步热处理而注入界面层121与高k介电层123之间的界面中。然而，初步热处理可以省略。在这种情况下，RE可以基于高k介电层123的膜材料结构和层厚度而扩散并注入界面层121与高k介电层123之间的界面中。

参照图18B，在形成RE供给层之后，可以在逻辑装置区域B处形成第一掩模125M。第一掩模125M可以通过光刻工艺由例如PR形成。随后，可以通过利用第一掩模125M执行蚀刻工艺来去除在OTP存储装置区域A中的RE供给层125。高k介电层123的顶部可以暴露在OTP存储装置区域A中。根据情况，可以去除RE供给层125的仅一部分。因此，可以薄薄地保留RE供给层125。另外，可以由于过蚀刻而去除高k介电层123的顶部的一部分。在去除OTP存储装置区域A中的RE供给层125之后，可以同样地去除第一掩模125M。

参照图18C，在去除第一掩模125M之后，可以在半导体基底101上的生成的材料上顺序地形成阻挡金属层126和第一金属层127。阻挡金属层126和第一金属层127的功能或材料如以上参照图4或图5A所描述。另外，通过薄薄地调整阻挡金属层126的厚度或省略阻挡金属层126本身RE可以从RE供给层125扩散到第一金属层127。另外，为了调整扩散到第一金属层127的RE的数量，可以在形成第一金属层127时控制第一金属层127的膜材料结构、金属成分、厚度、工艺温度和工艺持续时间。

参照图18D，在形成第一金属层127之后，可以在逻辑装置区域B处形成第二掩模127M。第二掩模127M可以通过光刻工艺而由例如PR或硬掩模形成。随后，可以通过利用第二掩模127M执行蚀刻工艺来去除在OTP存储装置区域A中的第一金属层127。因此，阻挡金属层126可以暴露在OTP存储装置区域A中。根据情况，可以去除第一金属层127的仅一部分。因此，可以薄薄地保留第一金属层127。换言之，可以在阻挡金属层126上存在原始第一金属层127的薄的一部分。在某些情况下，可以由于过蚀刻而去除阻挡金属层126。在去除OTP存储装置区域A中的第一金属层127之后，可以去除第二掩模127M。

参照图18E，在去除第二掩模127M之后，可以在半导体基底101上的生成的材料上顺序地形成第二金属层129和间隙填充金属层129-u。第二金属层129和间隙填充金属层129-u的功能或材料如以上参照图4或图5A所述。另外，在形成间隙填充金属层129-u之前还可以形成阻挡金属层。另外，可以省略而不形成间隙填充金属层129-u。

参照图18F，在形成间隙填充金属层129-u之后，可以对材料层执行图案化工艺。通过图案化工艺，可以在OTP存储装置区域A中形成图5A的OTP存储装置100的栅极结构120，可以在逻辑装置区域B处形成与图4的第三栅极结构G3相似的栅极结构120-LO。

分别在OTP存储装置区域A处和逻辑装置区域B处形成栅极结构120和120-LO之后，可以形成间隔件(图5A的130)，可以通过离子注入工艺形成源极/漏极区域103，因而在OTP存储装置区域A中形成图5A的OTP存储装置100的读取晶体管T1。另外，可以在逻辑装置区域B处形成具有期望阈值电压的MOS晶体管。

如以上参照图17A至图17E所述，可以将掩模工艺和蚀刻工艺适当地应用于OTP存储装置区域A，因而形成图5B的OTP存储装置100a的栅极结构120a或图5C的OTP存储装置100b的栅极结构120b。另外，可以将掩模工艺和蚀刻工艺应用于逻辑装置区域B以形成与除了第三栅极结构G3之外的第一栅极结构G1、第二栅极结构G2和第四栅极结构G4中的至少一种栅极结构相似的栅极结构。

图19A至图19H是示出制造图6A的OTP存储装置的工艺的剖视图。在图中，“A”指OTP存储装置区域，“B”指逻辑装置区域。

参照图19A，可以在OTP存储装置区域A和逻辑装置区域B中的每个区域中的半导体基底201上形成虚设栅极结构220d和间隔件230。为了提供详细的描述，可以在半导体基底201上形成牺牲绝缘层和牺牲栅极层。可以通过光刻工艺使牺牲绝缘层和牺牲栅极层图案化来形成虚设栅极结构220d。虚设栅极结构220d可以形成为在第二方向(在图中进入纸张的方向或从纸张出来的方向)上延伸的结构。虚设栅极结构220d可以包括虚设栅极绝缘层221d和虚设栅电极223d。虚设栅极绝缘层221d可以在去除虚设栅电极223d时执行例如蚀刻终止件的功能。

在形成虚设栅极结构220d之后，可以在虚设栅极结构220d的两侧壁上形成间隔件230。可以形成均匀覆盖在半导体基底201上的生成的材料的绝缘层，然后，可以通过干法蚀刻和/或回蚀刻来去除在虚设栅电极223d的顶部和半导体基底201的顶部上的绝缘层，并且可以保留在虚设栅电极223d的两侧壁上的绝缘层，从而形成间隔件230。间隔件230可以由诸如氮化物、或氮氧化物等的绝缘材料形成。例如，间隔件230可以由氮化硅、和/或氮氧化硅等形成。

在形成间隔件230之后，可以通过用虚设栅极结构220d和间隔件230作为掩模执行离子注入工艺来在半导体基底201的上部区域中形成杂质区域(例如，可以是有源区域ACT一部分的源极/漏极区域203)。另外，可以在形成间隔件230之前通过执行离子注入工艺来形成LDD区域(图5A的103l)。

参照图19B，可以形成覆盖半导体基底201上的生成的材料的绝缘层。可以通过使绝缘层平坦化来形成层间绝缘层240。可以通过CMOS工艺来执行绝缘层的平坦化。虚设栅极结构220d的顶部可以通过绝缘层的平坦化而暴露。层间绝缘层240可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种，并且可以由具有与间隔件230的蚀刻选择性不同的蚀刻选择性的材料形成。

参照图19C，在形成层间绝缘层240之后，可以去除虚设栅极结构220d。半导体基底201的顶表面Fs可以通过由去除间隔件230之间的虚设栅极结构220d而形成的沟槽T来暴露。间隔件230和层间绝缘层240可以相对于虚设栅极结构220d均具有蚀刻选择性。因此，可以通过例如湿法蚀刻来去除虚设栅极结构220d。另外，可以顺序地去除虚设栅电极223d和虚设栅极绝缘层221d。随后，可以去除虚设栅极结构220d。

参照图19D，可以在半导体基底201上的生成的材料上顺序地并共形地形成界面层221a、高k介电层223a和RE供给层225a。界面层221a、高k介电层223a和RE供给层225a的功能、材料或形成方法如以上参照图4、图6A和图18A所述。

参照图19E，可以在RE供给层225a上形成牺牲层250。牺牲层可以形成为充分地填充在形成RE供给层225a之后保留的间隙的厚度。当保留的间隙的宽度窄时，可以省略牺牲层250。在形成牺牲层250之后，可以选择地执行诸如化学机械抛光(CMP)工艺的平坦化工艺。在形成牺牲层250之后，可以在逻辑装置区域B处形成第一掩模225M。

随后，可以通过使用第一掩模225M执行蚀刻工艺来去除在OTP存储装置区域A中的牺牲层250和RE供给层225a。如所示，通过去除RE供给层225a，高k介电层223a的顶部可以暴露在OTP存储装置区域A中。根据情况，可以在OTP存储装置区域A处保留RE供给层225a的至少一部分。在去除RE供给层225a之后，可以去除在逻辑装置区域B处的第一掩模225M和牺牲层250。

参照图19F，在去除第一掩模225M之后，可以在半导体基底201上的生成的材料上顺序地形成阻挡金属层226a和第一金属层227a。阻挡金属层226a和第一金属层227a的功能、材料或形成方法如以上参照图4、图6A或图18C所述。另外，可以通过薄薄地调阻挡金属层226a的厚度或相关尺寸或者省略阻挡金属层226a本身而使RE从RE供给层225a扩散到第一金属层227a。

参照图19G，在形成第一金属层227a之后，可以在逻辑装置区域B处形成第二掩模227M。第二掩模227M可以通过光刻工艺由例如PR或硬掩模形成。另外，当在形成第一金属层227a之后保留的间隙的宽度是宽的时，还可以在形成第二掩模227M之前形成牺牲层。随后，可以通过使用第二掩模227M执行蚀刻工艺来去除在OTP存储装置区域A中的第一金属层227a。因此，阻挡金属层226a可以暴露在OTP存储装置区域A处。根据情况，可以在OTP存储装置区域A中薄薄地保留第一金属层227a。换言之，可以在阻挡金属层226a上存在薄薄的一部分金属层227a。另外，阻挡金属层226a可以由于过蚀刻而被去除。在去除OTP存储装置区域A中的第一金属层227a之后，可以去除第二掩模227M。

参照图19H，在去除第二掩模227M之后，可以在半导体基底201上的生成的材料上顺序地形成第二金属层229a和间隙填充金属层229-ua。由于在逻辑装置区域B中存在第一金属层227a，在OTP存储装置区域A上的间隙填充金属层229-ua与在逻辑装置区域B上的间隙填充金属层229-ua相比可以在高度或水平方面不同。第二金属层229a和间隙填充金属层229-ua的功能或材料如以上参照图4、图6A或图18F所述。另外，还可以在形成间隙填充金属层229-ua之前形成阻挡金属层。另外，可以省略而不形成间隙填充金属层229-ua。

在形成间隙填充金属层229-ua之后，可以执行平坦化工艺。例如，平坦化工艺可以通过CMP工艺来执行。可以执行平坦化工艺来使层间绝缘层240的顶部暴露。通过执行平坦化工艺，可以在OTP存储装置区域A中形成图6A的OTP存储装置200的栅极结构220，并且可以在逻辑装置区域B处形成具有与图4的第三栅极结构G3相似的层状结构的U型栅极结构。图6A的OTP存储装置200的读取晶体管T1可以通过形成栅极结构来形成在OTP存储装置区域A中。另外，可以在逻辑装置区域B处形成具有期望的阈值电压的MOS晶体管。

如以上参照图17A至图17E所述，可以将掩模工艺和蚀刻工艺应用于OTP存储装置区域A，从而形成图6B的OTP存储装置200a的栅极结构220a或图6C的OTP存储装置200b的栅极结构220b。另外，可以将掩模工艺和蚀刻工艺应用于逻辑装置区域B，从而形成与除了第三栅极结构G3之外的第一栅极结构G1、第二栅极结构G2和第四栅极结构G4中的至少一种栅极结构类似的栅极结构。

图20A至图29C是示出制造图9A的OTP存储装置的工艺的透视图和剖视图。图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B是沿图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A的线I-I'截取的剖视图。图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C和图29C是沿图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A的线II-II'和线III-III'截取的剖视图。在附图中，“A”指OTP存储装置区域，“B”指逻辑装置区域。

参照图20A至图20C，可以在OTP存储装置区域A和逻辑装置区域B中的每个区域中通过蚀刻半导体基底301的上部分来形成具有从半导体基底301突出的结构的鳍305a。鳍305a可以形成在半导体基底301上沿第一方向(例如，沿x轴)延伸的结构。如所示，鳍305a可以包括下鳍部305d和上鳍部305u。

半导体基底301和鳍305a的结构或材料的细节如以上参照图1和图9A至图9C所述。另外，图9A的OTP存储装置300可以与图8的OTP存储装置300对应。因此，为了构造单位单元可以形成三个鳍，但为了方便，仅示出一个鳍305a，但不限于此。另外，如上所述，一个鳍305a可以构造单位单元。

参照图21A至图21C，在形成鳍305a之后，可以形成覆盖鳍305a的两侧的下部分的隔离层310。因为形成隔离层310，所以鳍305a的上部分(即，上鳍部305u)可以具有从隔离层310突出的结构。

可以形成覆盖在半导体基底301上生成的材料的绝缘层并使其平坦化。随后，为了使鳍305a的上部分突出，可以去除隔离层310的上部分，从而形成隔离层310。另外，隔离层310的材料的细节如以上参照图9A至图9C所述。

参照图22A至图22C，在形成隔离层310之后，可以形成包括虚设栅极绝缘层321d和虚设栅电极323d的虚设栅极结构320d。可以在虚设栅极结构320d的两侧上形成间隔件330。例如，虚设栅极结构320d可以形成为在第二方向(例如，沿y轴)上延伸的结构。形成虚设栅极结构320和间隔件330的工艺与以上参照图19A所述的工艺相似。然而，可以在半导体基底301上形成鳍305a，可以形成围绕鳍305a的下鳍部305d的两侧的下部分的隔离层310，从而虚设栅极结构320d和间隔件330可以在隔离层310上形成为围绕鳍305a的上鳍部305u的侧面和顶部的结构。

参照图23A至图23C，上鳍部305u从隔离层310突出到虚设栅极结构320d的两侧，并且可以被去除。可以形成源极/漏极区域303。详细地，可以通过去除从隔离层310突出的上鳍部305u并且在下鳍部305d中生长外延层来形成源极/漏极区域303。例如，源极/漏极区域303可以包括已经在下鳍部305d中外延生长的SiGe、Ge、Si和SiC中的至少一种。另外，可以在外延层生长工艺的同时或之后将杂质掺杂在源极/漏极区域303中。

如图23B中所示，源极/漏极区域303的顶部可以在位置上比在虚设栅极结构320d下面的上鳍部305u的顶部区域或顶表面高。另外，源极/漏极区域303可以部分覆盖间隔件330的下部分。根据情况，可以不去除上鳍部305u，可以基于上鳍部305u来形成源极/漏极区域303。源极/漏极区域303可以保留上鳍部305u的初始形状，或者可以通过外延层的生长而具有与上鳍部305u的初始形状不同的形状。

在OTP存储装置区域A中形成的程序晶体管T0中，如上所述，可以根据OTP存储装置的种类而在虚设栅极结构320d的一侧上不形成单独的源极/漏极区域303。

参照图24A至图24C，在形成源极/漏极区域303之后，可以形成覆盖半导体基底301上的生成的材料的绝缘层。可以通过使绝缘层平坦化来形成层间绝缘层340。层间绝缘层340的材料的细节如以上通过示例的方式参照图9A至图9C所述。

在形成层间绝缘层340之后，可以去除虚设栅极结构320d。虚设栅极结构320d的去除如以上参照图19C所述。如图24C中所示，可以通过由去除虚设栅极结构320d形成的沟槽T1来暴露上鳍部305u的顶部和侧面。

另外，虽然未在图24C中示出，但在沿线III-III'截取的剖面结构中，在去除虚设栅极结构320d之后，间隔件330可以相对于上鳍部305u的顶部和侧面而在外部被观察，但未被示出。

参照图25A至图25C，可以在半导体基底301上的生成的材料上顺序地并共形地形成界面层321a、高k介电层323a和RE供给层325a。界面层321a、高k介电层323a和RE供给层325a的功能、材料或形成方法如以上参照图19D所述。

在图25C中，可以在外部观察到RE供给层325a的侧部，但未示出。

参照图26A至图26C，可以在RE供给层325a上形成牺牲层350。牺牲层可以形成为充分填充在形成RE供给层325a之后保留的间隙的厚度。当保留的间隙的宽度窄时，可以省略牺牲层350。在形成牺牲层350之后，可以选择地执行诸如CMP工艺的平坦化工艺。在形成牺牲层350之后，可以在逻辑装置区域B处形成第一掩模325M。

随后，可以通过使用第一掩模325M执行蚀刻工艺来去除在OTP存储装置区域A中的RE供给层325a和牺牲层350。如所示，通过去除RE供给层325a，高k介电层323a的顶部可以暴露在OTP存储装置区域A中。根据情况，可以在OTP存储装置区域A中保留RE供给层325a的一部分。在去除RE供给层325a之后，可以去除在逻辑装置区域B处的第一掩模325M和牺牲层350。

类似于图24C，在图26C的OTP存储装置区域A中，高k介电层323a的侧部可以在外部被观察到，但未示出。

参照图27A至图27C，在去除第一掩模325M之后，可以在半导体基底301上的生成的材料上顺序地形成阻挡金属层326a和第一金属层327a。阻挡金属层326a和第一金属层327a的功能、材料或形成方法如以上参照图19F所述。另外，可以通过薄薄地调整阻挡金属层326a的厚度或省略阻挡金属层326本身来使RE从RE供给层325a扩散到第一金属层327a。

类似于图24C，在图27C中，可以在外部观察到第一金属层327a的侧部，但未被示出。

参照图28A至图28C，在形成第一金属层327a之后，可以在逻辑装置区域B中形成第二掩模327M。第二掩模327M可以通过光刻工艺由例如PR或硬掩模形成。另外，当在形成第一金属层327a之后保留的间隙的宽度宽时，可以在形成第二掩模327M之前形成牺牲层。随后，可以通过使用第二掩模327M执行蚀刻工艺来去除在OTP存储装置区域A中的第一金属层327a。因此，阻挡金属层326a可以暴露在OTP存储装置区域A中。根据情况，可以在OTP存储装置区域A中薄薄地保留第一金属层327a。另外，可以由于过蚀刻而去除阻挡金属层326a。在去除OTP存储装置区域A中的第一金属层327a之后，可以去除第二掩模327M。

类似于图24C，在图28C的OTP存储装置区域A中，可以在外部观察到阻挡金属层326a的侧部，但未被示出。

参照图29A至图29C，在去除第二掩模327M之后，可以在半导体基底301上的生成的材料上顺序地形成第二金属层和间隙填充金属层。第二金属层和间隙填充金属层的功能或材料如以上参照图19H所述。另外，还可以在形成间隙填充金属层之前形成阻挡金属层。另外，在逻辑装置区域B处，第二金属层可以填充整个间隙。因此，间隙填充金属层可以形成在第二金属层上而不形成在间隙中。

在形成间隙填充金属层之后，可以执行平坦化工艺。例如，平坦化工艺可以通过CMP工艺等执行。可以执行平坦化工艺以暴露层间绝缘层340的顶部。通过平坦化工艺，图9A的OTP存储装置300的栅极结构320可以形成在OTP存储装置区域A中，具有与图4的第三栅极结构G3相似的层状结构的U型栅极结构320-LO可以形成在逻辑装置区域B处。可以通过形成栅极结构320来在OTP存储装置区域A中形成图9A的OTP存储装置300的读取晶体管T1。另外，可以在逻辑装置区域B处形成具有期望的阈值电压的MOS晶体管。

如以上参照图17A至图17E所述，可以将掩模工艺和蚀刻工艺适当地应用于OTP存储装置区域A，从而形成图10的OTP存储装置300a的栅极结构320a或图11的OTP存储装置300b的栅极结构320b。另外，可以将掩模工艺和蚀刻工艺适当地应用于逻辑装置区域B，从而形成与除了第三栅极结构G3之外的第一栅极结构G1、第二栅极结构G2和第四栅极结构G4中的至少一种栅极结构相似的栅极结构。

如上所述，在根据实施例的OTP存储装置和制造该OTP存储装置的方法中，程序晶体管和读取晶体管可以通过CMOS工艺等形成。程序晶体管可以形成为通过施加低编程电压而容易击穿的结构，因而增强了OTP存储装置的编程效率，因而增加了用于OTP存储装置的设计的外围I/O元件的可靠性，并且简化了设计。

虽然已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做形式和细节上的各种改变。