半导体装置及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法，更具体地，涉及一种闪存结构及其制造方法。

背景技术：

对于例如NOR闪存器件的半导体装置来说，阈值电压(Vt)与浮栅中的电子相关。为了不影响NOR闪存器件的性能，Vt应该尽可能地在规定的循环周期数内保持稳定。随着关键尺寸的降低，采用传统的氧化物层作为栅极结构的间隔物时，某些电学性能不符合要求；而另一方面，采用硅的氮化物作为栅极结构的间隔物时，Vt随着循环次数的增加而降低。

技术实现要素：

本公开的一个实施例的目的在于提出一种半导体装置及其制造方法，使得即使关键尺寸降低也能保持阈值基本稳定。另外，还使得在接触蚀刻工艺中不会对栅极结构的间隔物造成损失，从而进一步稳定阈值。

根据本公开的一个实施例，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括衬底、位于所述衬底上的栅极介质层、以及位于所述栅极介质层上的栅极结构，所述栅极结构包括：位于所述栅极介质层上的浮栅，位于浮栅上的栅间介质层，位于栅间介质层上的控制栅，以及位于所述控制栅上的硬掩模层；在所述栅极结构的侧壁上形成第一间隔物，从而形成第一结构，所述第一间隔物至少包括与所述侧壁邻接的第一间隔物层和在第一间隔物层外侧的第二间隔物层，所述第二间隔物层的材料不同于所述第一间隔物层的材料；在形 成有所述第一间隔物的衬底结构上形成蚀刻停止层；在所述蚀刻停止层上沉积第一层间介质层；对所述第一层间介质层进行凹陷处理，使得与第一结构相邻接的剩余的第一层间介质层的顶表面高于所述第一结构的所述硬掩模层的底表面，以露出所述第一结构的一部分上的蚀刻停止层；去除露出的蚀刻停止层以露出其下的栅极结构的侧壁上的第一间隔物；去除露出的栅极结构的侧壁上的第一间隔物，以露出部分硬掩模层；以及在露出的硬掩模层的侧壁上形成第二间隔物，所述第二间隔物至少覆盖剩余的第一间隔物的上表面；其中，所述第一层间介质层的材料与所述第二间隔物的材料不同，所述第一层间介质层的材料与所述蚀刻停止层的材料不同。

在一个实施方式中，采用干法刻蚀去除露出的蚀刻停止层，和采用干法刻蚀去除露出的硬掩模层的侧壁上的第一间隔物。

在一个实施方式中，所述干法刻蚀为远程等离子体干法刻蚀。

在一个实施方式中，所述方法还包括：沉积第二层间介质层以覆盖剩余的第一层间介质层、所述第二间隔物和所述硬掩模层；对所述第二层间介质层进行平坦化；去除剩余的第二层间介质层的至少一部分和剩余的第一层间介质层，以露出剩余的蚀刻停止层；以及至少去除所露出的蚀刻停止层的位于栅极介质层上的部分。

在一个实施方式中，所述方法还包括：去除剩余的第一层间介质层，以露出剩余的蚀刻停止层；以及至少去除所露出的蚀刻停止层的位于栅极介质层上的部分。

在一个实施方式中，所述方法还包括：去除位于所去除的蚀刻停止层的位于栅极介质层上的部分下的栅极介质层。

在一个实施方式中，所述提供衬底结构的步骤包括：提供衬底；在所述衬底上依次形成栅极介质层、浮栅材料层、栅间介质材料层、控制栅材料层、硬掩模材料层；在所述硬掩模材料层上形成图案化的光致抗蚀剂；以所述图案化的光致抗蚀剂为掩膜刻蚀硬掩模材料层、控制栅材料层、栅间介质材料层和浮栅材料层，以露出栅极介质层，从而形成所述栅极结构；以及去除所述图案化的光致抗蚀剂，从而形成所述衬底结 构。

在一个实施方式中，所述第一间隔物层为硅的氧化物层，所述第二间隔物层为硅的氮化物层。

在一个实施方式中，所述第一间隔物还包括在所述第二间隔物层外侧的第三间隔物层，其中，所述第一间隔物层为硅的氧化物层，所述第二间隔物层为硅的氮化物层，所述第三间隔物层为硅的氧化物层。

在一个实施方式中，所述第一层间介质层的材料为硅的氧化物；所述第二间隔物为硅的氮化物；所述蚀刻停止层为硅的氮化物、金属或高K电介质材料。

在一个实施方式中，所述凹陷处理使得硬掩模层的高于与相应的第一结构相邻的剩余的第一层间介质层的部分的厚度为所述硬掩模层的厚度的40％-85％。

在一个实施方式中，所述栅极介质层的在栅极结构下的部分是隧穿介质层。

在一个实施方式中，所述第一层间介质层的材料相对于所述第二间隔物的材料具有蚀刻选择性，所述第一层间介质层的材料相对于所述蚀刻停止层的材料具有蚀刻选择性。

根据本公开的另一个实施例，提供了一种半导体装置，包括：衬底；位于所述衬底上的栅极介质层；位于所述栅极介质层上的栅极结构，所述栅极结构包括：位于所述栅极介质层上的浮栅，位于浮栅上的栅间介质层，位于栅间介质层上的控制栅，以及位于所述控制栅上的硬掩模层；位于所述浮栅、栅间介质层、控制栅的侧壁上以及与所述控制栅邻接的一部分硬掩模层的侧壁上的第一间隔物，所述第一间隔物至少包括与所述侧壁邻接的第一间隔物层和在第一间隔物层外侧的第二间隔物层，所述第二间隔物层的材料不同于所述第一间隔物层的材料；位于所述第一间隔物的侧壁外侧的蚀刻停止层；位于所述蚀刻停止层的侧壁外侧的第一层间介质层；位于硬掩模层的其余部分的侧壁上的第二间隔物，所述第二间隔物至少覆盖所述第一间隔物的上表面；其中，所述第一层间介质层的材料与所述第二间隔物的材料不同，所述第一层间介质层的 材料与所述蚀刻停止层的材料不同。

根据本公开的又一个实施例，提供了一种半导体装置，包括：衬底；位于所述衬底上的栅极介质层；位于所述栅极介质层上的栅极结构，所述栅极结构包括：位于所述栅极介质层上的浮栅，位于浮栅上的栅间介质层，位于栅间介质层上的控制栅，以及位于所述控制栅上的硬掩模层；位于所述浮栅、栅间介质层、控制栅的侧壁上以及与所述控制栅邻接的一部分硬掩模层的侧壁上的第一间隔物，所述第一间隔物至少包括与所述侧壁邻接的第一间隔物层和在第一间隔物层外侧的第二间隔物层，所述第二间隔物层的材料不同于所述第一间隔物层的材料；位于硬掩模层的其余部分的侧壁上的第二间隔物，所述第二间隔物至少覆盖所述第一间隔物的上表面；以及位于所述第一间隔物的侧壁以及第二间隔物的侧壁外侧的接触孔，所述接触孔使得衬底中的有源层暴露。

在一个实施方式中，所述第一间隔物层为硅的氧化物层，所述第二间隔物层为硅的氮化物层。

在一个实施方式中，所述第一间隔物还包括在所述第二间隔物层外侧的第三间隔物层，其中，所述第一间隔物层为硅的氧化物层，所述第二间隔物层为硅的氮化物层，所述第三间隔物层为硅的氧化物层。

在一个实施方式中，所述第一层间介质层为硅的氧化物；所述第二间隔物为硅的氮化物；所述蚀刻停止层为硅的氮化物、金属或高K电介质材料。

在一个实施方式中，所述装置还包括：覆盖所述第一层间介质层、所述第二间隔物和所述硬掩模层的第二层间介质层。

在一个实施方式中，所述栅极介质层在栅极结构下的部分是隧穿介质层。

在一个实施方式中，所述第一层间介质层的材料相对于所述第二间隔物的材料具有蚀刻选择性，所述第一层间介质层的材料相对于所述蚀刻停止层的材料具有蚀刻选择性。

在一个实施方式中，所述装置还包括：接触件，其位于所述接触孔中，用于与所述有源层电连接。

在一个实施方式中，所述装置还包括：位于所述第一间隔物的侧壁上的蚀刻停止层。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：

图1是根据本公开一个实施例的半导体装置的制造方法的简化流程图；

图2示出了根据本公开一个实施例的衬底结构的示意截面图；

图3A示出了根据本公开一个实施例的在栅极结构的侧壁上形成第一间隔物的示意截面图；

图3B示出了根据本公开另一个实施例的在栅极结构的侧壁上形成第一间隔物的示意截面图；

图4示出了根据本公开一个实施例的在形成有第一间隔物的衬底结构上形成蚀刻停止层的示意截面图；

图5示出了根据本公开一个实施例的在蚀刻停止层上沉积第一层间介质层的示意截面图；

图6示出了根据本公开一个实施例的回刻第一层间介质层的示意截面图；

图7示出了根据本公开一个实施例的去除露出的蚀刻停止层以露出其下栅极结构的侧壁上的第一间隔物的示意截面图；

图8示出了根据本公开一个实施例的去除露出的栅极结构的侧壁上的第一间隔物的示意截面图；

图9示出了根据本公开一个实施例的在露出的硬掩模层的侧壁上形成第二间隔物的示意截面图；

图10示出了根据本公开另一个实施例的沉积第二层间介质层的 示意截面图；

图11A和图11B分别示出了根据本公开另一个实施例的对第二层间介质层进行平坦化的不同实现方式的示意截面图；

图12示出了根据本公开另一个实施例的去除第二层间介质层和剩余的第一层间介质层的示意截面图；

图13示出了根据本公开另一个实施例的去除所露出的蚀刻停止层和其下的栅极介质层以形成接触孔的示意截面图；以及

图14示出了根据本公开另一个实施例的形成接触件的示意截面图。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

图1为根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，首先，在步骤101，提供衬底结构。图2示出了根据本公开一个实施例的衬底结构的示意截面图。如图2所示，该衬底结构包括衬底201、位于衬底201上的栅极介质层202、以及位于栅极 介质层202上的栅极结构203。这里，栅极结构203可以是一个或多个，图2示意性地示出了两个。如图2所示，栅极结构203包括：位于栅极介质层202上的浮栅213，位于浮栅213上的栅间介质层223，位于栅间介质层223上的控制栅233，以及位于控制栅233上的硬掩模层243。

在一个实施例中，栅极介质层202在栅极结构203下的部分可以是隧穿介质层，例如隧穿氧化物层，载流子(例如，电子)可以通过隧穿栅极介质层隧穿到浮栅213中，或者浮栅213中的电子可以通过栅极介质层隧穿出来。对于栅极介质层202的不在栅极结构203下的部分的厚度没有限制。也就是说，在栅极结构下的位置之外的位置处，可以有或者没有栅极介质层202。

作为一个非限制性示例，图2所示的衬底结构可以通过如下步骤来形成。首先，提供衬底201，例如硅衬底或其他半导体衬底。然后，在衬底201上依次形成栅极介质层202、浮栅材料层、栅间介质材料层、控制栅材料层和硬掩模材料层。浮栅材料层和控制栅材料层可以由多晶硅形成。栅间介质材料层可以是但不限于氧化物层-氮化物层-氧化物层(ONO)的叠层。硬掩模材料层典型地可以由例如氮化硅或其它适合材料形成。之后，在硬掩模材料层上形成图案化的光致抗蚀剂，并以该图案化的光致抗蚀剂为掩膜刻蚀硬掩模材料层、控制栅材料层、栅间介质材料层和浮栅材料层，以露出栅极介质层202，从而形成栅极结构203。最后，去除图案化的光致抗蚀剂，从而形成图2所示的衬底结构。

回到图1，在步骤103，在栅极结构的侧壁上形成第一间隔物301，从而形成栅极-间隔物结构(第一结构)302(见图3A和3B)。第一间隔物至少包括与侧壁邻接的第一间隔物层和在第一间隔物层外侧的第二间隔物层。第二间隔物层的材料不同于第一间隔物层的材料。图3A和图3B示出了根据本公开的不同实施例的在栅极结构的侧壁上形成第一间隔物的示意截面图。

在一个实施例中，如图3A所示，第一间隔物301可以包括与栅极结构203的侧壁邻接的第一间隔物层311和在第一间隔物层311外侧的第二间隔物层321。第二间隔物层321的材料不同于第一间隔物层311 的材料，例如，第一间隔物层311为硅的氧化物层，第二间隔物层321为硅的氮化物层。

在另一个实施例中，如图3B所示，第一间隔物301除了包括第一间隔物层311和在第一间隔物层311外侧的第二间隔物层321之外，还可以包括在第二间隔物层321外侧的第三间隔物层331。例如，第一间隔物层311可以为硅的氧化物层，第二间隔物层321可以为硅的氮化物层，第三间隔物层331可以为硅的氧化物层。

需要说明，在后续步骤105-步骤115的描述中，以第一间隔物301包括第一间隔物层311、第二间隔物层321和第三间隔物层331的情况(即图3B)为例进行说明。

继续参见图1，在步骤105，在形成有第一间隔物的衬底结构上(也即，在形成有所述栅极-间隔物结构的衬底结构上)形成蚀刻停止层401，如图4所示。这里，蚀刻停止层401形成在栅极-间隔物结构302的表面上，也即，形成在栅极结构203的上表面和第一间隔物203的表面上。这里，蚀刻停止层401也形成在栅极结构203两侧的栅极介质层202(或衬底201，如果在对应的衬底部分上未形成栅极介质层202的话)上。在一个实施例中，蚀刻停止层401例如可以是硅的氮化物、金属或高K电介质材料等。

然后，在步骤107，在蚀刻停止层401上沉积第一层间介质层501，如图5所示。这里，第一层间介质层501与蚀刻停止层401的材料不同，使得在后续蚀刻去除第一层间介质层501时可以停止在蚀刻停止层401上。优选地，第一层间介质层501相对于蚀刻停止层401的材料具有蚀刻选择性。例如，第一层间介质层501的材料可以为硅的氧化物，蚀刻停止层401可以是硅的氮化物、金属或高K电介质材料等。

接下来，在步骤109，对第一层间介质层501进行凹陷处理，例如回刻(例如采用干法刻蚀或湿法刻蚀)处理，如图6所示，使得与栅极-间隔物结构相邻接的剩余的第一层间介质层601的顶表面高于相应的栅极结构的硬掩模层243的底表面，以露出栅极-衬底结构的一部分上的蚀刻停止层401。优选地，使得硬掩模层高于与相应的栅极-间隔物结 构相邻的剩余的第一层间介质层的部分的厚度约为硬掩模层的厚度的40％-85％。例如，硬掩模层的厚度约为1800埃，硬掩模层的高出第一层间介质层的部分的厚度可以为约800-1500埃，例如800埃、1000埃、1300埃、1500埃等。

之后，在步骤111，去除露出的蚀刻停止层401以露出其下栅极结构203的侧壁上的第一间隔物301，如图7所示。优选地，可以采用干法刻蚀去除露出的蚀刻停止层。更优选地，可以采用远程等离子体(Remote plasma)干法刻蚀去除露出的蚀刻停止层。一般的干法刻蚀为各向异性刻蚀，纵向的等离子体较强；而远程等离子体干法刻蚀是各向同性刻蚀，侧向的蚀刻较强，因此，通过远程等离子体干法刻蚀可以将露出的蚀刻停止层蚀刻去除，而不会造成硬掩模层243过多的损失。

之后，在步骤113，去除露出的栅极结构203的侧壁上的第一间隔物301，以露出部分硬掩模层243，如图8所示。同样，优选地，可以采用干法刻蚀去除露出的硬掩模层的侧壁上的第一间隔物。更优选地，采用远程等离子体干法刻蚀去除露出的硬掩模层的侧壁上的第一间隔物。

示例性地，步骤111和步骤113中采用的远程等离子体干法刻蚀工艺的工艺参数可以为：刻蚀气体为NF₃、NH₃或CF₄，功率为100-2000W，时间为10-600s。

之后，在步骤115，在露出的硬掩模层243的侧壁上形成第二间隔物901，第二间隔物901至少覆盖剩余的第一间隔物301的上表面，如图9所示。这里，第二间隔物901与第一层间介质层601的材料不同。第二间隔物901例如可以为硅的氮化物。优选地，第一层间介质层601相对于第二间隔物901的材料具有蚀刻选择性。另外，第二间隔物901可以仅覆盖剩余的第一间隔物301的上表面，也可以覆盖剩余的第一间隔物301的上表面、以及剩余的第一间隔物301外侧的蚀刻停止层401的上表面或该上表面的一部分。图9示出的是第二间隔物901覆盖剩余的第一间隔物301的上表面、以及剩余的第一间隔物301外侧的蚀刻停止层401的上表面的情况。

如上，提供了根据本公开一些实施例的半导体装置的制造方法。

在图1所示的步骤115之后，在一些实施例中，可以直接去除图9中所示的剩余的第一层间介质层，例如通过湿法或者干法蚀刻，以用于形成接触孔。在其它实施例中，也可以在图9的基础上沉积另外的层间介质层(第二层间介质层)以覆盖剩余的第一层间介质层、第二间隔物和硬掩模层，之后再形成接触孔。下面结合图10-图13对这两种情况进行说明。

在一个实施例中，制造方法还可以包括如下步骤：

沉积第二层间介质层1001以覆盖剩余的第一层间介质层601、第二间隔物901和硬掩模层243，如图10所示。这里，第二层间介质层1001和第一层间介质层601的材料可以相同，典型地为硅的氧化物。

然后，对第二层间介质层1001进行平坦化，例如化学机械抛光(CMP)，如图11A和图11B所示。这里，对第二层间介质层1001进行平坦化后可以露出硬掩模层243(如图11A所示)，或者也可以保留硬掩模层243上的一部分第二层间介质层1001(如图11B所示)。

接下来，可以去除剩余的第二层间介质层1001的至少一部分和剩余的第一层间介质层601，以露出剩余的蚀刻停止层401，如图12所示。

之后，去除所露出的位于栅极介质层202上的蚀刻停止层401和去除的蚀刻停止层401下的栅极介质层202(如果有的话)，如图13所示例性地示出的，从而形成到有源层的接触孔1301。

在另一个实施例中，制造方法还可以包括如下步骤：

去除剩余的第一层间介质层601，以露出剩余的蚀刻停止层401(参见图12)。

然后，去除所露出的位于栅极介质层202上的蚀刻停止层401和去除的蚀刻停止层401下的栅极介质层202(如果有的话)，从而形成到衬底中的有源层(例如，源区和/或漏区)的接触孔1301(参见图13)。

之后，可以形成位于接触孔中的接触件1401，以用于与有源层电连接，如图14所示意性地示出的。

根据上述方法，可以提供能够在减小的尺寸下提供稳定阈值的栅极 -间隔物结构以及半导体装置。另外，由于形成了第一间隔物和第二间隔物，以及在第一间隔物的外侧的蚀刻停止层，从而在后续刻蚀第一层间介质层时可以避免间隔物的损失。

另一方面，本公开还提供了一种半导体装置，参见图9，该半导体装置包括：

衬底201；

位于衬底201上的栅极介质层202；

位于栅极介质层202上的栅极结构203，栅极结构203包括：

位于栅极介质层202上的浮栅213，

位于浮栅213上的栅间介质层223，

位于栅间介质层223上的控制栅233，以及

位于控制栅233上的硬掩模层243；

位于浮栅213、栅间介质层223、控制栅233的侧壁上以及与控制栅233邻接的一部分硬掩模层243的侧壁上的第一间隔物301；第一间隔物301至少包括与所述侧壁邻接的第一间隔物层311和在第一间隔物层311外侧的第二间隔物层321，第二间隔物层321的材料不同于第一间隔物层311的材料。在一个实施例中，第一间隔物层311为硅的氧化物层，第二间隔物层321为硅的氮化物层。在另一个实施例中，如图9所示，第一间隔物301还包括在第二间隔物层321外侧的第三间隔物层331，其中，第一间隔物层311为硅的氧化物层，第二间隔物层321为硅的氮化物层，第三间隔物层331为硅的氧化物层。

所述装置还包括：

位于第一间隔物301的侧壁外侧的蚀刻停止层401；

位于蚀刻停止层401的侧壁外侧的第一层间介质层601；

位于硬掩模层243的其余部分的侧壁上的第二间隔物901，第二间隔物901至少覆盖第一间隔物301的上表面；

其中，第一层间介质层601与第二间隔物901的材料不同，第一层间介质层601与蚀刻停止层401的材料不同。

在一个实施例中，第一层间介质层相对于第二间隔物的材料具有蚀刻选择性，第一层间介质层相对于蚀刻停止层的材料具有蚀刻选择性。在一个实施例中，第一层间介质层601为硅的氧化物；第二间隔物901为氮化物；蚀刻停止层401为硅的氮化物、金属或高K电介质材料。

在一个实施例中，栅极结构203下的栅极介质层202是隧穿介质层。

在一个实施例中，参见图10，所述装置还包括：覆盖第一层间介质层601、第二间隔物901和硬掩模层243的第二层间介质层1001。

还应理解，本公开还教导了另一种半导体装置，参见图13，该半导体装置包括：

衬底201；

位于衬底201上的栅极介质层202；

位于栅极介质层202上的栅极结构203，栅极结构203包括：

位于栅极介质层202上的浮栅213，

位于浮栅213上的栅间介质层223，

位于栅间介质层223上的控制栅233，以及

位于控制栅233上的硬掩模层243；

位于浮栅213、栅间介质层223、控制栅233的侧壁上以及与控制栅233邻接的一部分硬掩模层243的侧壁上的第一间隔物301；第一间隔物301至少包括与所述侧壁邻接的第一间隔物层311和在第一间隔物层311外侧的第二间隔物层321，第二间隔物层321的材料不同于第一间隔物层311的材料。在一个实施例中，第一间隔物层311为硅的氧化物层，第二间隔物层321为硅的氮化物层。在另一个实施例中，如图9所示，第一间隔物301还包括在第二间隔物层321外侧的第三间隔物层331，其中，第一间隔物层311为硅的氧化物层，第二间隔物层321为硅的氮化物层，第三间隔物层331为硅的氧化物层。

所述装置还包括：

位于第一间隔物301的侧壁外侧的蚀刻停止层401；

位于硬掩模层243的其余部分的侧壁上的第二间隔物901，第二间 隔物901至少覆盖第一间隔物301的上表面；

位于第二间隔物901的侧壁以及蚀刻停止层401的侧壁外侧的接触孔1301，该接触孔1301使得衬底中的有源层暴露。

在一个实施例中，参见图14，该装置还可以包括接触件1401，其位于所述接触孔中，用于与所述有源层电连接。

在一个实施例中，参见图13或14，该装置还可以包括位于第一间隔物301的侧壁上的蚀刻停止层401。

根据本公开，可以提供能够在减小的尺寸下提供稳定阈值的半导体装置及其制造方法。根据本公开，半导体装置的阈值即使在较大数量的循环周期上也能保持稳定。另外，可以减少或者消除工艺过程中间隔物的损失，从而进一步稳定阈值。

至此，已经详细描述了根据本公开实施例的半导体装置及其制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。