高速半导体模块的制作方法

技术领域

本公开涉及半导体装置，具体地讲，涉及高速半导体模块。

背景技术：

在数据处理系统(例如，计算机或通信系统)中，具有多个半导体封装件的半导体模块通常设置在模块板上。从半导体封装件传输或传输到半导体封装件的信号的延迟时间取决于与模块板的连接器的距离，或和与模块板的连接器的距离成比例，因此，半导体模块可能遭受减小的处理速度或信号失真。为了克服这些技术问题，正在研究各种半导体模块结构。

技术实现要素：

一些实施例包括半导体模块，所述半导体模块包括：模块基底，具有电连接元件；至少一个半导体封装件，设置在模块基底上，所述至少一个半导体封装件包括多个半导体芯片；连接区域，将半导体封装件电连接到模块基底，其中，连接区域包括：第一区域，在半导体封装件的半导体芯片的第一芯片的数据信号端子与模块基底之间电连接；第二区域，在半导体封装件的半导体芯片的第二芯片的数据信号端子与模块基底之间电连接；第三区域，在半导体封装件的第一芯片和第二芯片两者的指令/地址信号端子与模块基底之间电连接，其中，与第三区域相比，第一区域更接近于模块基底的电连接元件。

一些实施例包括半导体模块，所述半导体模块包括：模块基底；多个半导体封装件，在模块基底上沿第一方向布置；电连接元件，在模块基底上沿第一方向延伸；其中，半导体封装件中的每个包括：封装基底，具有彼此相对的顶表面和底表面；多个半导体芯片，设置在封装基底的顶表面上并沿与第一方向交叉的第二方向布置；其中：半导体芯片共同安装在封装基底的顶表面上；第一方向和第二方向与封装基底的顶表面平行；第二方向为远离电连接元件延伸的方向。

一些实施例包括半导体模块，所述半导体模块包括设置在具有电连接元件的模块基底上的多个半导体封装件，其中，半导体封装件中的每个包括：封装基底，具有彼此相对的底表面和顶表面，所述底表面面对模块基底；多个半导体芯片，共同安装在封装基底的顶表面上，使得当在封装基底的顶表面上测量时所述多个半导体芯片与模块基底的电连接元件的距离彼此不同；封装基底的多个电连接元件，设置在封装基底的底表面上以将半导体芯片电连接到模块基底，其中，封装基底的所述多个电连接元件包括：多个第一连接元件，电连接到半导体芯片的数据信号端子；多个第二连接元件，电连接到半导体芯片的指令/地址信号端子，其中，封装基底包括：第一连接区域，设置在封装基底的底表面上，并且第一连接元件布置在第一连接区域上；第二连接区域，设置在封装基底的底表面上，并且第二连接元件布置在第二连接区域上，其中，第一连接区域比第二连接区域更接近于模块基底的电连接元件。

一些实施例包括半导体封装件，所述半导体封装件包括：封装基底，包括顶表面和底表面；第一半导体芯片和第二半导体芯片，安装在封装基底的顶表面上；多个数据连接元件，设置在封装基底的底表面上，并电连接到第一半导体芯片和第二半导体芯片中的每个的数据信号端子；多个指令/地址连接元件，设置在封装基底的底表面上，并电连接到第一半导体芯片和第二半导体芯片中的每个的指令/地址信号端子；其中，数据连接元件比指令/地址连接元件更接近封装基底的边缘设置。

附图说明

通过下面结合附图的简要描述，将更清楚地理解实施例。附图表现如这里描述的非限制性的示例实施例。

图1A是示出根据一些实施例的半导体模块的平面图。

图1B是示出图1A的一部分(例如，半导体封装件)的俯视图。

图1C是示出图1A的一部分(例如，半导体封装件)的仰视图。

图1D是沿图1C的线IA-IB截取的剖视图。

图2A是示出图1C的改进的示例的仰视图。

图2B是示出图1D的改进的示例的沿图2A的线IA'-IB'截取的剖视图。

图3A是示出根据一些实施例的半导体模块的平面图。

图3B是示出图3A的一部分(例如，半导体封装件)的俯视图。

图3C是示出图3A的一部分(例如，半导体封装件)的仰视图。

图3D是沿图3C的线IC-ID截取的剖视图。

图3E和图3F是示出图3C的改进的示例的俯视图。

图4A是示出根据一些实施例的半导体模块的平面图。

图4B是示出图4A的一部分(例如，半导体封装件)的俯视图。

图4C是示出图4A的一部分(例如，半导体封装件)的仰视图。

图4D是沿图4C的线IE-IF截取的剖视图。

图5A是示出根据一些实施例的半导体模块的平面图。

图5B是示出图5A的一部分(例如，半导体封装件)的俯视图。

图5C是示出图5A的一部分(例如，半导体封装件)的仰视图。

图5D是沿图5C的线IG-IH截取的剖视图。

图5E是沿图5C的线II-IJ截取的剖视图。

具体实施方式

图1A是示出根据一些实施例的半导体模块的平面图。图1B是示出图1A的一部分(例如，半导体封装件)的俯视图。图1C是示出图1A的一部分(例如，半导体封装件)的仰视图。图1D是沿图1C的线IA-IB截取的剖视图。

参照图1A，半导体模块10可以包括：模块基底90，具有两个相对的表面(例如，顶表面90a和底表面90b)；至少一个半导体封装件100，设置在模块基底90的顶表面90a上；连接器95，设置在模块基底90的顶表面90a的边缘区域上。箭头151和152可以代表在半导体封装件100与连接器95之间交换的数据信号(例如，DQ、DQS、DQSB)的传输或路线。如这里所使用的，数据信号将由参考符号“DQ1”和/或“DQ2”表示。例如，参考符号“DQ1”可以包括诸如DQ、DQS和DQSB的数据信号。相同的情况可以适用于参考符号“DQ2”。

半导体模块10可以包括存储器模块(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)、闪存或电可擦除可编程只读存储器(EEPROM)模块)。例如，半导体模块10可以包括多个半导体封装件100，半导体封装件100中的每个可以包括两个或更多个存储芯片。半导体模块10还可以包括设置在模块基底90的顶表面90a上的缓冲芯片190。缓冲芯片190可以被配置为以缓冲的方式将从外部装置80(例如，存储控制器)提供的信号(例如，指令信号(CMD)、地址信号(ADDR)和控制信号(CTRL))提供到半导体封装件100。外部装置80可以被配置为使用这样的信号来控制从半导体封装件100读取数据和向半导体封装件100写入数据。箭头195可以代表从外部装置80或缓冲芯片190传输到半导体封装件100的非数据信号(例如，CMD、ADDR和CTRL)的传输或路线。为了简洁起见，非数据信号将被称为“指令/地址信号C/A”。例如，指令/地址信号C/A可以包括指令信号(CMD)、地址信号(ADDR)和控制信号(CTRL)等。

模块基底90可以具有矩形形状；例如，模块基底90的在第一方向X上的长度可以比在与第一方向X垂直的第二方向Y上的长度长。半导体封装件100可以在第一方向X上彼此分隔开。缓冲芯片190可以设置在模块基底90的顶表面90a的中心处或者与中心邻近的区域处。连接器95可以包括多个焊盘，所述多个焊盘设置在模块基底90的顶表面90a的下边缘区域上并布置在第一方向X上。

设置在模块基底90的顶表面90a上的结构可以与位于模块基底90的底表面90b上的结构基本相同或相似。例如，半导体模块10还可以包括设置在模块基底90的底表面90b上的多个半导体封装件100，在一些实施例中，半导体模块10还可以包括设置在模块基底90的底表面90b上的缓冲芯片190。

参照图1B和图1D，半导体封装件100可以包括具有两个相对表面(例如，顶表面101a和底表面101b)的封装基底101(例如，印刷电路板)、设置在封装基底101的顶表面101a上的至少两个芯片堆110和120以及覆盖芯片堆110和120的模制层103。

第一芯片堆110可以包括堆叠在封装基底101的顶表面101a上的第一下半导体芯片111和第一上半导体芯片112。第一粘合层113可以设置在第一下半导体芯片111与封装基底101之间以及第一下半导体芯片111与第一上半导体芯片112之间。第一下半导体芯片111和第一上半导体芯片112可以彼此电连接和/或通过第一接合布线114电连接到封装基底101。第一下半导体芯片111和第一上半导体芯片112中的每个可以包括第一芯片焊盘116，第一接合布线114电连接到第一芯片焊盘116。在一些实施例中，还可以在第一上半导体芯片112上堆叠至少一个半导体芯片。

第二芯片堆120可以具有与第一芯片堆110相同或相似的结构。例如，第二芯片堆120可以包括与第一芯片堆110的相应结构相似的第二下半导体芯片121、第二上半导体芯片122、第二粘合层123、第二接合布线124和第二芯片焊盘126。

半导体芯片111、112、121和122可以具有相同的结构或者可以是相同的种类；例如，全部的半导体芯片111、112、121和122可以是相同种类的存储芯片。在一些实施例中，半导体芯片111、112、121和122中的至少一个可以被配置为具有彼此不同的结构。尽管仅使用两个芯片堆110和120作为示例，但在其他实施例中，更多个芯片堆可以类似地安装在封装基底101上。

根据本实施例，如图1B所示，第一芯片堆110和第二芯片堆120可以一起安装在单个封装基底101上。第一芯片堆110和第二芯片堆120可以在单个封装基底101上在第二方向Y上布置。因此，能够减小半导体封装件100的尺寸(例如，在第二方向Y上的长度H1)。第一接合布线114和第二接合布线124中的每个可以在第一方向X上延伸。这可以能够减小第一芯片堆110与第二芯片堆120之间的空间，因此，可以进一步减小半导体封装件100的尺寸H1。由于减小半导体封装件100的尺寸H1，因此能够减小图1A的半导体模块10的在第二方向Y上的尺寸H2。

参照图1C和图1D，半导体模块10可以包括多个连接区域110A、120A和130A，多个连接区域110A、120A和130A设置在封装基底101的底表面101b上并且分别包括用于将半导体封装件100电连接到模块基底90的连接元件115、125和135。连接区域110A、120A和130A可以包括分别作为从半导体封装件100传输和/或向半导体封装件100传输的数据信号DQ1和DQ2的传输路径的第一数据连接区域110A和第二数据连接区域120A、以及作为向半导体封装件100传输指令/地址信号C/A的传输路径的共连接区域130A。

第一数据连接区域110A可以包括作为在第一芯片堆110与连接器95之间传输的第一数据信号DQ1的传输路径的多个第一连接元件115。第一连接元件115可以通过第一接合布线114电连接到第一芯片焊盘116。第一芯片焊盘116中的一些可以是被配置为传输和/或接收第一数据信号DQ1的数据信号端子。第二数据连接区域120A可以包括作为在第二芯片堆120与连接器95之间传输的第二数据信号DQ2的传输路径的多个第二连接元件125。第二连接元件125可以通过第二接合布线124电连接到第二芯片焊盘126。第二芯片焊盘126中的一些可以是被配置为传输和/或接收第二数据信号DQ2的数据信号端子。共连接区域130A可以包括作为向半导体封装件100传输的指令/地址信号C/A的传输路径的多个第三连接元件135。第三连接元件135可以电连接到第一芯片焊盘116和第二芯片焊盘126。第一芯片焊盘116和第二芯片焊盘126中的一些可以是被配置为传输和/或接收指令/地址信号C/A的指令/地址信号端子。第一连接元件至第三连接元件115、125和135可以包括例如设置在封装基底101的底表面101b与模块基底90的顶表面90a之间的焊料突起或焊料球；然而，在其他实施例中，不同的结构可以用于第一连接元件至第三连接元件115、125和135。

一对第一芯片堆110和第二芯片堆120可以被配置为共享指令/地址信号C/A。这可以能够减小第三连接元件135的数量。传输到半导体封装件100的指令/地址信号C/A可以通过第三连接元件135中的至少一个传输到第一芯片堆110和第二芯片堆120中的一个。例如，指令/地址信号C/A可以传输到由第三连接元件135中的至少一个(例如，芯片选择球)选择的至少一个半导体芯片111、112、121和122。数据信号DQ1和DQ2可以通过连接元件115和125中的相应的连接元件来传输到半导体芯片111、112、121和122中的相应的半导体芯片。

第一数据连接区域110A和第二数据连接区域120A中的每个可以与第一芯片堆110的至少一部分叠置，共连接区域130A可以与第二芯片堆120的至少一部分叠置。然而，实施例不限于此。例如，共连接区域130A可以与第一芯片堆110的至少一部分叠置。

根据本实施例，与共连接区域130A相比，第一数据连接区域110A和第二数据连接区域120A中的至少一个可以更靠近连接器95。例如，第一数据连接区域110A和第二数据连接区域120A可以在封装基底101的底表面101b上在第一方向X上布置并且可以与连接器95邻近设置。由于第一数据连接区域110A与连接器95邻近，因此能够减小连接器95与电连接到第一连接元件115的第一芯片焊盘116之间的第一路线151的长度。第一路线151的长度的减小可以能够实现第一芯片堆110与连接器95之间的第一数据信号DQ1的更快的传输或交换。由于第二数据连接区域120A类似地设置，因此也可以改善第二芯片堆20与连接器95之间的第二数据信号DQ2的传输或交换。

在一些实施例中，半导体封装件100还可以包括第三芯片堆和第三数据连接区域，这里，第三数据连接区域可以作为用于传输到第三芯片堆的第三数据信号的信号路径。与第一芯片堆110和第二芯片堆120一起的第三芯片堆可以布置在第二方向Y上。与第一数据连接区域110A和第二数据连接区域120A一起的第三数据连接区域可以布置在第一方向X上。在一些实施例中，半导体封装件100的所有数据连接区域可以沿X方向布置，使得每个数据连接区域与连接器95邻近。

如这里所使用的，第一路线151和第二路线152中的每个可以用于表示“信号传输”或“信号传输路径”，但实施例不限于此。例如，第一路线151可以代表第一连接元件115与连接器95之间的信号线，第二路线152可以代表第二连接元件125与连接器95之间的信号线。

图2A是示出图1C的改进的示例的仰视图。图2B是示出图1D的改进的示例的沿图2A的线IA'-IB'截取的剖视图。

参照图2A，共连接区域130A和混合数据连接区域140A可以设置在封装基底101的底表面101b上。这里，共连接区域130A可以作为指令/地址信号C/A的传输路径，混合数据连接区域140A可以设置为与连接器95邻近，比共连接区域130A更接近连接器95，并且可以作为数据信号DQ1和DQ2的传输路径。混合数据连接区域140A可以包括多个第一连接元件115和多个第二连接元件125，多个第一连接元件115设置为将第一芯片堆110电连接到连接器95，多个第二连接元件125设置为将第二芯片堆120电连接到连接器95。根据本实施例，第一连接元件115和第二连接元件125可以混合并且设置在单个混合数据连接区域140A中。

参照图2B，半导体封装件100可以具有单层结构。例如，半导体封装件100可以包括设置在封装基底101的顶表面101a上的第一下半导体芯片111和第二下半导体芯片121。如先前参照图1C和图1D描述的，第一下半导体芯片111和第二下半导体芯片121可以通过接合布线连接到封装基底101。然而，在其他实施例中，芯片堆可以用于如上所述的单个半导体芯片111和121中的一个或更多个的位置中。

图3A是示出根据一些实施例的半导体模块的平面图。图3B是示出图3A的一部分(例如，半导体封装件)的俯视图。图3C是示出图3A的一部分(例如，半导体封装件)的仰视图。图3D是沿图3C的线IC-ID截取的剖视图。图3E和图3F是示出图3C的改进的示例的俯视图。

参照图3A，半导体模块20可以具有与图1A的半导体模块10相似的结构。半导体模块20可以包括多个半导体封装件200，多个半导体封装件200设置在模块基底90的顶表面90a上并布置在第一方向X上。在一些实施例中，多个半导体封装件200还可以设置在模块基底90的底表面90b上。

参照图3B和图3D，半导体封装件200可以安装在单个封装基底101的顶表面101a上并且可以包括包封有模制层203的至少两个芯片堆210和220。第一芯片堆210和第二芯片堆220可以布置在第二方向Y上。

第一芯片堆210可以堆叠在封装基底101的顶表面101a上并且可以包括第一下半导体芯片211和第一上半导体芯片212。第一芯片堆210可以包括至少一个第一贯穿电极214，所述至少一个第一贯穿电极214设置在第一下半导体芯片211和第一上半导体芯片212中的每个中。例如，第一贯穿电极214可以设置为穿过第一下半导体芯片211和第一上半导体芯片212中的每个的至少一部分。第一连接端子213(例如，焊料球或焊料突起)可以设置在第一下半导体芯片211与封装基底101之间以及第一下半导体芯片211与第一上半导体芯片212之间并且可以电连接到第一贯穿电极214。第一下半导体芯片211和第一上半导体芯片212可以彼此电连接和/或通过第一贯穿电极214电连接到封装基底101。在一些实施例中，还可以在第一上半导体芯片212上堆叠至少一个半导体芯片。

第二芯片堆220可以与第一芯片堆210具有相同或相似的结构。例如，第二芯片堆220可以堆叠在封装基底101的顶表面101a上并且可以包括与第一芯片堆210的相应结构相似的第二下半导体芯片221、第二上半导体芯片222、第二连接端子223和第二贯穿电极224。

除了上述特征之外，图3C和图3D的半导体模块可以被配置为具有与图1C和图1D的半导体模块基本相同的特征。在一些实施例中，如先前参照图2A描述的，半导体模块20可以包括共连接区域130A和混合数据连接区域140A。

如图3B或图3C所示，在第二方向Y上延伸的第一贯穿电极214可以布置在第一芯片堆210的中心区域上以形成与第二方向Y平行的一个或更多个列。相似地，在第二方向Y上延伸的第二贯穿电极224可以布置在第二芯片堆220的中心区域上以形成与第二方向Y平行的一个或更多个列。第一贯穿电极214和第二贯穿电极224可以设置为在第二方向Y上对齐。

可选择地，如图3E所示，在第一方向X上延伸的第一贯穿电极214可以布置在第一芯片堆210的中心区域上以形成与第一方向X平行的一个或更多个列。相似地，在第一方向X上延伸的第二贯穿电极224可以布置在第二芯片堆220的中心区域上以形成与第一方向X平行的一个或更多个列。在一些实施例中，如图3F所示，第一贯穿电极214和第二贯穿电极224可以以网状或栅格状布置。

图4A是示出根据一些实施例的半导体模块的平面图。图4B是示出图4A的一部分(例如，半导体封装件)的俯视图。图4C是示出图4A的一部分(例如，半导体封装件)的仰视图。图4D是沿图4C的线IE-IF截取的剖视图。

参照图4A，半导体模块30可以具有与图1A的半导体模块10相似的结构。半导体模块30可以包括多个半导体封装件300，多个半导体封装件300在模块基底90的顶表面90a和底表面90b中的至少一个上在第一方向X上布置。

参照图4B和图4D，半导体封装件300可以具有单层结构。例如，半导体封装件300可以包括第一半导体芯片311和第二半导体芯片321，第一半导体芯片311和第二半导体芯片321在封装基底101的顶表面101a上沿第二方向Y布置并且包封有模制层303。在一些实施例中，第一半导体芯片311和第二半导体芯片321可以以倒装芯片的方式安装在封装基底101上。第一半导体芯片311可以通过一个或更多个第一连接端子314(例如，焊料球或焊料突起)来电连接到封装基底101。第一半导体芯片311可以包括结合到第一连接端子314的第一芯片焊盘316。相似地，第二半导体芯片321可以通过一个或更多个第二连接端子324(例如，焊料球或焊料突起)来电连接到封装基底101。第二半导体芯片321可以包括结合到第二连接端子324的第二芯片焊盘326。

参照图4C和图4D，封装基底101的底表面101b和位于底表面101b上的结构可以与参照图1C和图1D描述的底表面101b和其上结构相同或相似。例如，半导体模块30可以包括与连接器95邻近的第一数据连接区域110A和第二数据连接区域120A以及远离连接器95的共连接区域130A。除了上述特征之外，图4C和图4D的半导体模块可以被配置为具有与图1C和图1D的半导体模块基本相同或相似的特征。在一些实施例中，如先前参照图2A描述的，半导体模块30可以包括共连接区域130A和混合数据连接区域140A。

图5A是示出根据一些实施例的半导体模块的平面图。图5B是示出图5A的一部分(例如，半导体封装件)的俯视图。图5C是示出图5A的一部分(例如，半导体封装件)的仰视图。图5D是沿图5C的线IG-IH截取的剖视图。图5E是沿图5C的线II-IJ截取的剖视图。

参照图5A，半导体模块40可以具有与图1A的半导体模块10相似的结构。半导体模块40可以包括多个半导体封装件400，多个半导体封装件400在模块基底90的顶表面90a和底表面90b中的至少一个上在第一方向X上布置。

参照图5B，半导体封装件400可以设置在封装基底101的顶表面101a上并且可以包括包封有模制层403(例如，见图5D或图5E)的第一芯片堆410和第二芯片堆420。第一芯片堆410和第二芯片堆420可以布置在第一方向X上。例如，如果半导体封装件400或半导体模块40的尺寸不强烈取决于设置在第一芯片堆410和第二芯片堆420中的半导体芯片的一些尺寸(例如，在第一方向X上的长度)，则第一芯片堆410和第二芯片堆420可以布置在第一方向X上。

如图5D所示，第一芯片堆410可以包括堆叠在封装基底101的顶表面101a上的第一下半导体芯片411和第一上半导体芯片412、用于将第一下半导体芯片411附着到第一上半导体芯片412并且将第一下半导体芯片411附着到封装基底101的第一粘合层413以及用于将第一下半导体芯片411和第一上半导体芯片412电连接到封装基底101的第一接合布线414。第一下半导体芯片411和第一上半导体芯片412可以包括电连接到第一接合布线414的第一芯片焊盘416。如图5B所示，第一接合布线414中的每个可以在第二方向Y上延伸。

如图5E所示，第二芯片堆420可以包括堆叠在封装基底101的顶表面101a上的第二下半导体芯片421和第二上半导体芯片422、用于将第二下半导体芯片421附着到第二上半导体芯片422并且将第二下半导体芯片421附着到封装基底101的第二粘合层423以及用于将第二下半导体芯片421和第二上半导体芯片422电连接到封装基底101的第二接合布线424。第二下半导体芯片421和第二上半导体芯片422可以包括电连接到第二接合布线424的第二芯片焊盘426。如图5B所示，第二接合布线424中的每个可以在第二方向Y上延伸。

参照图5C、图5D和图5E，封装基底101的底表面101b和位于底表面101b上的结构可以与参照图1C和图1D描述的底表面101b和其上结构相同或相似。除了上述特征之外，图5C至图5E的半导体模块可以被配置为具有与图1C和图1D的半导体模块基本相同或相似的特征。在一些实施例中，如先前参照图2A描述的，半导体模块40可以包括共连接区域130A和混合数据连接区域140A。

根据一些实施例，多个半导体封装件集成为单个半导体封装件，因此，能够减小半导体封装件的整体尺寸并且能够减小半导体模块的尺寸。此外，连接端子可以布置为减小路线路径的长度或使路线路径的长度最小化，因此，能够改善半导体模块的数据处理速度。

尽管已经示出并描述了具体实施例，但是本领域的普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，在这里可以做出形式上和细节上的改变。