芯片上系统的组件划分的方法及其器件与流程

本发明的实施例涉及半导体领域，更具体地涉及芯片上系统的组件划分的方法及其器件。

背景技术：

集成度的改进来自最小部件尺寸的不断减小，这允许更多的组件集成到给定区域内。在尝试增加电路密度的过程中，已经对三维(3d)集成电路(ic)进行了研究。在3dic的典型形成工艺中，两个管芯接合在一起，且在衬底上的每一个管芯和接触焊盘之间形成电连接。内插件(interposer)堆叠是3dic技术的部分，其中，硅通孔(tsv)嵌入式内插件连接至具有微凸块的器件硅。3dic制造工艺流程可以被分成两种类型。在衬底上芯片上芯片(cocos)工艺流程中，硅内插件芯片首先附接至封装衬底上，且然后不同的器件硅芯片附接至内插件上。在衬底上晶圆上芯片(cowos)工艺流程中，首先器件硅芯片附接至硅内插件晶圆上，然后被切割。然后，所得到的堆叠的硅附接至衬底上。

然而，当多个器件放至一个芯片中时，需要更复杂的设计。芯片上系统(soc)具有多个金属层，不是soc上所有的组件都需要先进的工艺。对所有金属层的处理取决于多个因素，例如，间距。对不同金属层的无辨识的处理可能导致较高的生产成本。

技术实现要素：

本发明的实施例提供了一种划分芯片上系统(soc)的多个组件的方法，包括：根据一组划分标准将所述多个组件分类至多个分区中；以及根据一组堆叠标准将每个分区的所述多个组件分类为第一堆叠件和第二堆叠件，其中，所述第一堆叠件包括多个更高间距的金属层且所述第二堆叠件包括多个更低间距的金属层。

本发明的实施例还提供了一种制造具有多个组件的芯片上系统(soc)的方法，包括：根据一组划分标准和一组堆叠标准将所述组件分类为多个第一堆叠件和多个第二堆叠件；形成内插件以用于电连接所述第一堆叠件；在所述内插件中形成再分布层；在所述第二堆叠件和所述内插件之间形成导电方式；以及在所述内插件上沉积衬底。

本发明的实施例还提供了一种具有多个组件的芯片上系统，包括：多个分区，每个所述分区都包括根据一组划分标准分类的多个组件，其中，每个所述分区都根据一组堆叠标准被分类为第一堆叠件和第二堆叠件；内插件，设置在所述第二堆叠件上且电连接在所述第一堆叠件的组件之间；以及至少一个导电元件，设置在所述内插件和所述第二堆叠件之间。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的一些实施例的示出了芯片上系统上的组件划分的方法的框图；

图2是根据本发明的一些实施例的示出了芯片上系统上的组件划分的方法的流程图；

图3是根据本发明的一些实施例的示出了芯片上系统的架构的示意图；

图4是根据本发明的一些实施例的示出了芯片上系统的架构的示意图；

图5是根据本发明的一些实施例的示出了芯片上系统的架构的示意图；

图6是根据本发明的一些实施例的示出了芯片上系统的架构的示意图；以及

图7是根据本发明的一些实施例的示出了芯片上系统的架构的示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

芯片封装件结构可以用于3d集成电路(ic)制造中的组件且可以位于衬底、板、晶圆、或其它芯片或芯片封装件上。例如，芯片封装件可具有存储器件或相关的组件、处理器、其它芯片逻辑、或它们的组合。芯片封装件可以具有使用cowos类似工艺流程的在第一芯片或管芯上定位的第二芯片或管芯。工艺流程提供具有专门组件划分的晶圆级封装。

随着3dic集成技术继续演进，金属的多层堆叠在单一芯片上。该多层的架构包括具有所有不同尺寸的金属层。与更低层级的金属层相比，找到具有较大的宽度和间距的更高层级的金属层并不少见。更高层级的金属层占据芯片上的更大的面积，且更高层级的和更低层级的金属层由于它们起初的不同的尺寸而不以相同的速率成比例减小。soc可以包括一个或多个堆叠的芯片或芯片逻辑，其可以进一步包括一个或多个堆叠的介电层、导电层和/或半导体层。例如，堆叠的芯片或芯片逻辑可以对应于一个或多个叠加的存储器件(例如，闪速存储器和dram存储器)、一个或多个处理器或处理器核心(例如，cpu核心)、其它数字逻辑、或它们的组合。然而，不是soc的所有的组件都需要先进的处理。多工艺节点具有后段制程(beol)的相同的定义。从先进的工艺芯片去除较高的金属层(例如，金属层5至7)以及通过更老的工艺节点制造这些金属层导致相当大的生产成本。

关于具体的上下文在本文中描述实施例，即，涉及芯片上系统(soc)组件划分和更高层级的金属层的电连接建立的使用cowos类似的工艺流程建立的芯片封装件。然而，本发明还可以应用于其它集成电路、电子结构等。

现在转到图1，示出了划分soc的多个组件的方法100的实施例。图1中示出的方法100的实施例进一步示出在图2的示意图中，且当在下面的文本中出现时应该参考这些图。

如在图1的操作110中阐述的，根据一组划分标准，soc的多个组件被分类至多个分区(partition)内。这在示出了划分工艺的示意性的流程图的图2中显示。soc包括在例如cpu、gpu、存储器件等的不同区块(block)中的许多组件。首先，这些组件被分在图2中示出的不同的分区a、b和c中。根据一组划分标准对这些组件进行分类。划分标准包括但不限制于工艺节点(区块的尺寸)、功率消耗、处理速度、区块的类型、区块的成本等。更具体地，部件尺寸确定分区的面积，且具有相似区块尺寸的组件可以放在一起。例如，分区a可以具有10nm的部件尺寸、分区b具有16nm的部件尺寸、以及分区c具有28nm的部件尺寸。然而，本发明不限制于此。功率功耗是指有源功率，其中泄露电流应该考虑在内。处理速度是有助于组件划分的另一因素。例如，较高处理速度组件可以分在分区a下，而较低处理速度组件可以分在分区b下，以及在分区c中的组件可以具有低处理速度。区块的类型是次要(lessdominant)划分标准，其有时取决于由第三方供货商提供的材料的特征。当然，不得不考虑生产成本。也就是说，根据需要的最小工艺划分soc的组件，最终导致最小生产成本。在根据划分标准的第一阶段分类之后，可以获得器件的逻辑。应该理解，图2中显示的分区a、b和c是方法的实施例，且分区的数量可以取决于实际的需求而更多或更少。

如图1中示出的操作120中阐释的，在根据划分标准划分组件之后，在分区a、b和c的每个中，根据一组堆叠标准，具有类似特性的组件被分类至不同的堆叠件。以分区a为例。根据一组堆叠标准对组件进行进一步分类。更具体地，具有较大的宽度和间距布线的更高层级的金属层被分类至第一堆叠件a1。更低层级的金属层分类至第二堆叠件a2。例如，宽度/间距大于80μm的更高层级的金属层my/mz(beol)分组在第一堆叠件a1下，而间距小于80μm的更低层级的金属层mx和前端(frontend，fe)分组在第二堆叠件a2下。该第二阶段分类工艺确定分区a中的布局。相似地，在剩余分区的每个中，即，分区b和c，应用相同的工艺。更高层级的金属层，例如，m5-7，分类至第一区块b1和c1。更低层级的金属层，例如，m1-4，分类至第二区块b2和c2。

通过成最大本效益工艺节点，第一堆叠件包括宽度和间距具有相似的尺寸且可以通过内插件电连接的更高层级的金属层。这在图2中示意性地示出，其中，为共用的布线，在相同层级处布置第一堆叠件a1、b1和c1。可以通过各种方式实现具有更高层级的金属层的第一堆叠件和第二堆叠件之间的导电方式(means)。具体的器件架构将在下文中详细的阐述。

在操作130中，根据第一和第二堆叠件的相关金属层，建立电连接。

现在转到图3，示出的是根据论述的划分方法建立的soc架构的实施例。根据划分标准和堆叠标准布置soc300的组件。第一堆叠件中的组件具有更高层级的金属层，即，至少第二金属层331和至少第三金属层333。这些更高间距的金属层通过内插件330电连接。换言之，第一堆叠件中的不同组件的更高间距的金属层共用同一布线。为了清楚，未示出内插件330的外连接件和通孔。在该实施例中，内插件330在第二金属层331和第三金属层333之间提供电通信，并且至(前侧)再分布层(rdl)335。由内插件330形成第一堆叠件中的水平连接。多个封装件引脚370设置在内插件上，其中，通过引脚370建立封装件连接，且内插件的该侧定义为背侧。第一堆叠件可以共同地称为内插件330。

衬底320设置在内插件330的前侧处，与前侧处的封装件引脚370相对。第二堆叠件(或管芯)311、313和315具有更低层级的金属层，即，分别在第二堆叠件的每个中的至少第一金属层317a、317b和317c。管芯311、313和315设置在位于内插件330的前侧处的衬底320上。通过衬底贯通孔(tsv)340实现第一堆叠件/内插件330和第二堆叠件/管芯311、313和315之间的导电方式。在第一金属层317a和第二金属层331之间设置并且对准tsv中的一个。通过相似的配置，剩余的tsv连接在第一金属层317b和317c之间。tsv340跨越衬底320的长度且将管芯311、313和315连接至内插件330的第二金属层。为在内插件330与管芯311、313和315之间建立电路径，采用晶圆上芯片技术，以及由tsv340连接导电路径。导电路径从第一金属层317a、317b和317c相继通过tsv、第二金属层331和第三金属层333行进(travel)至再分布层335，并且第二金属层和第三金属层由内插件330连接。

封装工业有时将内插件分类为“有源”、“无源”或“有源-简化(active-lite)”。无源内插件可以指能够主要使用无源引线建立电连接，而同时具有例如零的最小数量的有源器件元件(例如，二极管、晶体管等)的内插件。“有源-简化”内插件可以是指介于真无源内插件和有源管芯之间的一些。例如，它可以含有引线和有限数量的电子元件。“有源-简化”内插件可以具有无源内插件的较低成本的益处且仅投入极少以具有一些额外的益处而没有达到全有源管芯的价格。内插件330是有源-简化内插件，其指的是具有有限功能的有源内插件。内插件330包括缓冲件350和引线360。引线360可以是系统级静电放电(esd)保护电路。

应该理解，根据实际要求，管芯、金属层和tsv的数量可以大于或小于图3中示出的那些。

提供和之前讨论的划分方法结合的具体实例。根据划分标准，将soc的组件分类至三个分区，即分区a(部件尺寸：10nm)、分区b(部件尺寸：16nm)以及分区c(部件尺寸：28nm)。根据堆叠标准对分区a的组件进行进一步分类，其中，具有小于80μm的间距的beol金属层(例如，第一金属层317a)和fe放置在一起作为第二堆叠件a2。分区a的剩余beol金属层(例如，第二金属层331和第三金属层333)具有大于80μm的间距并且布置为第一堆叠件a1。相同的分类工艺应用于分区b和c，且所得到的组是第一堆叠件a1、b1和c1以及第二堆叠件a2、b2和c2(例如，第二堆叠件311、313和315)。通过使用最大成本效益工艺节点(例如，部件尺寸：65nm)的内插件(例如，内插件330)实现第一堆叠件a1、b1和c1之间的水平电通信。通过在金属层之间连接的导电方式(例如，tsv340)实现内插件和第二堆叠件(管芯)之间的垂直电通信。

现在关注图4。讨论根据划分方法建立的soc架构的又一实施例。根据划分标准和堆叠标准布置soc400的组件。在第一堆叠件的每个中的组件都是更高层级的金属层，即，至少第二金属层431和至少第三金属层433。这些更高间距的金属层通过内插件430电连接。内插件430使用最大成本效益工艺节点在第二金属层431和第三金属层433之间提供电通信，并且至第一(前侧)再分布层(rdl)435。换言之，由内插件430形成第一堆叠件中的共用的电连接。

衬底420设置在内插件430的背侧上，且第二(背侧)再分布层425形成在衬底420中。多个封装件引脚470设置在衬底420上。第一再分布层435和第二再分布层425之间的电通信由衬底贯通孔(tsv)423形成。从内插件430的前侧至背侧的信号传输经过第一再分布层435、衬底贯通孔423、第二再分布层425和封装件引脚470。

第二堆叠件(或管芯)411、413和415具有更低层级的金属层，即，分别在第二堆叠件的每个中的至少第一金属层417a、417b和417c。管芯411、413和415与衬底相对设置在内插件430的背侧处。通过层间通孔440实现第一堆叠件/内插件430和第二堆叠件/管芯411、413和415之间的导电方式。在第一金属层417a和第二金属层431之间设置并且对准层间通孔440中的一个。剩余的层间通孔440通过相似的布线连接在第一金属层417b和417c之间。因为层间通孔行进更短距离，所以层间通孔440小于衬底贯通孔，通过内插件430的厚度或可选地在第一金属层417a和第二金属层431之间近似测量该更短的距离。层间通孔还可以指管芯和内插件之间使用的微凸块(μ凸块)，以在层之间传输信号且提供更短的路径。与内插件内的金属线相比，微凸块具有更低的电阻且减小引线密度，以及从而由于更少的干扰和串扰而提高信号完整性。导电路径通过层间通孔423从第一金属层417a、417b和417c跨越至第二金属层431。信号还沿着路径从在前侧处的第一再分布层435通过衬底贯通孔423承载至第二再分布层425。内插件430是有源-简化内插件，其指的是具有有限功能的有源内插件。内插件430包括缓冲件450和引线460。引线460可以是系统级静电放电(esd)。

现在关注图5。讨论根据划分方法建立的soc架构的又一实施例。根据划分标准和堆叠标准布置soc500的组件。第一堆叠件的每个中的组件是更高层级的金属层，即，至少第二金属层531和至少第三金属层533。这些更高间距的金属层通过内插件530电连接。内插件530在来自不同组件的第二金属层531和第三金属层533之间提供共用的平台，并且至第一(前侧)再分布层(rdl)535。

衬底520设置在内插件530的背侧上，且第二(背侧)再分布层525形成在衬底520中。多个封装件引脚570设置在衬底520上。由衬底贯通孔(tsv)523形成第一再分布层535和第二再分布层525之间的电通信。从内插件530的前侧至背侧的信号传输经过第一再分布层535、衬底贯通孔523、第二再分布层525和封装件引脚570。

第二堆叠件(或管芯)511、513和515具有更低层级的金属层，即，分别在第二堆叠件511、513和515的每个中的至少第一金属层517a、517b和517c。管芯511、513和515与衬底520相对设置，该衬底位于内插件530的背侧处。通过金属/氧化物接合实现第一堆叠件/内插件530和第二堆叠件/管芯511、513和515之间的导电方式。更具体地，在soc500中使用晶圆上晶圆技术。如图5所示，在第一再分布层535和第一金属层517a之间设置金属接合540。换言之，管芯和内插件之间的导电路径通过金属接合540从第一金属层517a至第一再分布层535。接合可以是金属接合、高温氧化物接合或金属氧化物混合接合。第一再分布层535通过衬底贯通孔523电连接至衬底520中的第二再分布层525。内插件530是有源-简化内插件且包括缓冲件550和引线560。引线560可以是系统级静电放电(esd)保护电路。

现在关注图6。讨论根据划分方法建立的soc架构的又一实施例。根据划分标准和堆叠标准布置soc600的组件。第一堆叠件的每个中的组件是更高层级的金属层，包括至少第二金属层631和至少第三金属层633。不同组件的这些更高间距的金属层通过内插件630电连接。内插件630在第二金属层631和第三金属层633之间提供电通信，并且至第一(前侧)再分布层(rdl)635。

衬底620设置在内插件630的背侧上，且多个封装件引脚670与衬底620相对地设置在内插件630的前侧上。当第二堆叠件/管芯是低引脚数器件时，该布置是可行的，其中，该低引脚数器件占据更少空间并且因此更多的空间用于内插件630的前侧处的封装件引脚。

第二堆叠件(或管芯)611、613和615具有更低层级的金属层，即，分别为至少第一金属层617a、617b和617c。通过金属/氧化物接合实现第一堆叠件/内插件630和第二堆叠件/管芯611、613和615之间的导电方式。如图6所示，在第一再分布层635和第一金属层617a之间设置金属接合640。来自管芯611、613和615的信号通过公用的内插件630经过第一金属层617a和金属接合640至第一再分布层635、第二金属层631和第三金属层633。封装件连接在前侧具有从第一再分布层635至封装件引脚670的布线。在该实施例中，没有衬底贯通孔。内插件630是有源-简化内插件且包括缓冲件650和引线660。引线660可以是系统级静电放电(esd)保护电路。

现在关注图7。讨论根据划分方法建立的soc架构的又一实施例。根据划分标准和堆叠标准布置soc700的组件。第一堆叠件的每个中的组件是更高层级的金属层，包括至少第二金属层731和至少第三金属层733。不同组件的这些更高间距的金属层通过内插件730电连接。内插件730在第二金属层731和第三金属层733之间提供电通信，并且至第一(前侧)再分布层(rdl)735。

衬底720设置在内插件730的背侧上，且多个封装件引脚770与衬底720相对地设置在内插件730的前侧上。第二堆叠件(或管芯)711、713和715具有更低层级的金属层，即，分别为至少第一金属层717a、717b和717c。通过层间通孔740形式的微凸块实现第一金属层717a、717b和717c与第二金属层731之间的导电方式。层间通孔740通过内插件760的厚度且可以建立电通信。来自711、713和715的信号分别通过第一金属层717a、717b和717c以及层间通孔740至第二金属层731。第二金属层731和第三金属层733通过内插件730共用电通信，且封装件连接具有从第一再分布层735至内插件730的前侧处的封装件引脚770的布线。内插件730是有源-简化内插件且包括缓冲件750和引线760。引线760可以是系统级静电放电(esd)保护电路。

划分方法在先进的工艺节点中向芯片提供成本效益可选方式。具有更大的间距、不按比例缩放、且占据更大面积的更高层级的金属层分类在一起。它们在同一工艺节点下共用内插件。来自每个分区的更高层级的金属层的暂时取消(withdrawal)减轻路线的拥挤。此外，相似尺寸的金属层被分组在一起，从而使得面积设计可以紧密地适合组件。芯片的产量、性能和使用可以被改善。此外，由于来自不同分区的更高层级的金属层被分组且通过内插件连接，所以需要的掩模的数量减小，并且因此整体成本减小。在包括例如处理器核心、高速接口和存储器的过时的工艺进程中认证的扩散的智力成果区块(又称为ip或宏功能区块)可以通过金属层配置和重新使用。

在本发明的实施例中，一种划分方法包括根据一组划分标准将多个组件分类至多个分区内，并且根据一组堆叠标准将每个分区中的多个组件分类为第一堆叠件和第二堆叠件，并且第一堆叠件包括多个更高间距的金属层。

在本发明的另一实施例中，一种制造具有多个组件的芯片上系统(soc)的方法包括：根据一组划分标准和一组堆叠标准将组件分类为第一堆叠件和第二堆叠件。形成内插件以用于电连接第一堆叠件。在内插件中形成再分布层。在第二堆叠件和内插件之间形成导电方式。在内插件上沉积衬底。

在本发明的又一实施例中，提供了具有多个组件的芯片上系统。芯片上系统包括多个分区。每个分区都包括根据一组划分标准分类的多个组件，并且每个分区都根据一组堆叠标准被分类为第一堆叠件和第二堆叠件。内插件设置在第二堆叠件上且电连接在第一堆叠件的组件之间。至少一个导电元件设置在内插件和第二堆叠件之间。

本发明的实施例提供了一种划分芯片上系统(soc)的多个组件的方法，包括：根据一组划分标准将所述多个组件分类至多个分区中；以及根据一组堆叠标准将每个分区的所述多个组件分类为第一堆叠件和第二堆叠件，其中，所述第一堆叠件包括多个更高间距的金属层且所述第二堆叠件包括多个更低间距的金属层。

根据本发明的一个实施例，其中，所述划分标准包括所述组件的尺寸、功率和速度，并且所述堆叠标准包括金属层的间距。

根据本发明的一个实施例，方法还包括：通过内插件在所述第一堆叠件的每个的所述组件之间形成导电方式；以及在所述内插件和所述第二堆叠件的所述组件之间形成导电方式。

根据本发明的一个实施例，方法还包括：在所述第二堆叠件上形成衬底；在所述第一堆叠件中形成多个金属层和至少一个再分布层；通过所述内插件在所述第一堆叠件中对所述金属层和所述再分布层进行布线；以及在所述内插件和所述第二堆叠件之间形成衬底贯通孔(tsv)。

根据本发明的一个实施例，其中，通过所述内插件在所述第一堆叠件的每个中形成电连接还包括：在所述第一堆叠件中形成多个金属层和至少一个第一再分布层；通过所述内插件对所述金属层和所述第一再分布层进行布线；以及在所述内插件上形成衬底。

根据本发明的一个实施例，方法还包括：在所述衬底中形成第二再分布层；形成连接所述内插件中的所述第一再分布层和所述衬底中的所述第二再分布层的至少一个衬底贯通孔；形成电连接在所述第一堆叠件和所述第二堆叠件之间的多个层间通孔；以及在所述衬底上形成封装件引脚。

根据本发明的一个实施例，方法还包括：在所述衬底中形成再分布层；形成连接所述内插件中的和所述衬底中的所述再分布层的至少一个衬底贯通孔；形成电连接在所述第一堆叠件和所述第二堆叠件之间的多个金属接合件；以及在所述衬底上形成封装件引脚。

根据本发明的一个实施例，方法还包括：在所述第二堆叠件和所述内插件中的所述第一再分布层之间形成金属接合件；以及在所述内插件上形成封装件引脚。

根据本发明的一个实施例，方法还包括：在所述第二堆叠件和所述第一堆叠件中的所述金属层之间形成衬底贯通孔；以及在所述内插件上形成封装件引脚。

本发明的实施例还提供了一种制造具有多个组件的芯片上系统(soc)的方法，包括：根据一组划分标准和一组堆叠标准将所述组件分类为多个第一堆叠件和多个第二堆叠件；形成内插件以用于电连接所述第一堆叠件；在所述内插件中形成再分布层；在所述第二堆叠件和所述内插件之间形成导电方式；以及在所述内插件上沉积衬底。

根据本发明的一个实施例，其中，所述划分标准包括所述组件的尺寸、功率和速度，并且所述堆叠标准包括金属层的间距。

根据本发明的一个实施例，其中，根据一组划分标准和一组堆叠标准对所述组件进行分类还包括：根据所述一组划分标准将所述多个组件分类至多个分区中；以及根据所述一组堆叠标准将每个分区的所述多个组件分类为第一堆叠件和第二堆叠件，其中，所述第一堆叠件包括多个更高间距的金属层。

根据本发明的一个实施例，其中，在所述内插件和所述第二堆叠件之间设置所述衬底，并且所述导电方式为衬底贯通孔。

根据本发明的一个实施例，其中，所述衬底与所述第二堆叠件相对地设置在所述内插件上，并且所述导电方式为层间通孔或金属接合或氧化物接合。

本发明的实施例还提供了一种具有多个组件的芯片上系统，包括：多个分区，每个所述分区都包括根据一组划分标准分类的多个组件，其中，每个所述分区都根据一组堆叠标准被分类为第一堆叠件和第二堆叠件；内插件，设置在所述第二堆叠件上且电连接在所述第一堆叠件的组件之间；以及至少一个导电元件，设置在所述内插件和所述第二堆叠件之间。

根据本发明的一个实施例，其中，所述划分标准包括尺寸、功率消耗和速度，并且所述堆叠标准包括金属层的间距。

根据本发明的一个实施例，其中，所述内插件包括设置在所述内插件和所述第二堆叠件之间的衬底，以及所述导电元件为通过所述衬底的衬底贯通孔。

根据本发明的一个实施例，芯片上系统还包括：衬底，设置在所述内插件上；第一再分布层，设置在所述内插件中；以及第二再分布层，设置在所述衬底中。

根据本发明的一个实施例，其中，所述导电元件为层间通孔或金属接合或氧化物接合。

根据本发明的一个实施例，芯片上系统还包括：衬底，设置在所述内插件上；以及至少一个封装件引脚，与所述衬底相对地设置在所述内插件上；其中，所述导电元件包括层间通孔或金属接合或氧化物接合。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。