具有浮栅屏蔽部件的一次性可编程（OTP）存储单元及其制造方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及具有浮栅屏蔽部件的一次性可编程(otp)存储单元及其制造方法。

背景技术：

许多现代电子设备包括电子存储器。电子存储器是被配置为在相应的存储单元中存储数据位的器件。存储单元是被配置为存储数据位的电路，存储单元通常使用一个或多个晶体管。一种电子存储器类型是一次性可编程(opt)存储器。opt存储器是仅可以编程(例如，写入)一次的只读存储器。

技术实现要素：

根据本发明的一个方面，提供了一种具有浮栅屏蔽部件的存储单元，包括：一对晶体管，布置在半导体衬底上方并且串联电连接，其中，所述晶体管包括浮栅；互连结构，位于所述一对晶体管上面；以及屏蔽部件，布置在所述互连结构中且直接布置在所述浮栅上方，其中，所述屏蔽部件被配置为阻挡所述互连结构中的离子移动至所述浮栅。

根据本发明的另一方面，提供了一种用于制造具有浮栅屏蔽部件的存储单元的方法，所述方法包括：在半导体衬底上形成一对串联电连接的晶体管，其中，形成所述晶体管包括形成浮栅；以及在所述晶体管上方形成互连结构，其中，形成所述互连结构包括形成彼此堆叠的具有导电部件的层，并且形成所述互连结构还包括在所述浮栅上方直接形成所述导电部件的至少一个以限定屏蔽部件。

根据本发明的又一方面，提供了一种具有浮栅屏蔽部件的存储单元，包括：一对晶体管，布置在半导体衬底上并且串联电连接，其中，所述晶体管包括被配置为存储数据位的浮栅；互连结构，位于所述晶体管的上面，其中，所述互连结构包括彼此堆叠的具有线部件的互连层，并且还包括位于所述互连层之间且具有互连所述线部件的通孔部件的通孔层；以及屏蔽部件，包括直接布置在所述浮栅上方的所述互连层或所述通孔层的部件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有浮栅屏蔽部件的一次性可编程(otp)存储单元的一些实施例的截面图。

图2a至图2e示出了图1的otp存储单元的更详细的实施例的截面图。

图3至图8、图9a、图9b和图10至图13示出了用于制造具有浮栅屏蔽部件的otp存储单元的方法的一些实施例的一系列截面图。

图14示出了用于制造具有浮栅屏蔽部件的otp存储单元的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

一些一次性可编程(otp)存储单元包括一对串联连接的p-型金属氧化物半导体(mos)晶体管。该对包括具有选择栅极的选择mos晶体管，并且还包括具有浮栅的存储mos晶体管。该浮栅被配置为存储数据位，而数据位的数值取决于浮栅所存储的电荷量。选择栅极被配置为防止电荷从浮栅处泄漏。

otp存储单元面对的挑战是器件失配(即，性能变化或失配)。例如，当otp存储单元大批制造时，otp存储单元的性能可以在存储单元阵列内和/或集成电路(ic)各管芯之间变化。虽然存储晶体管更能容忍这种性能变化，但选择晶体管却不能。造成器件失配的原因是位于otp存储单元的半导体衬底上的悬键，因此终止悬键可以减少器件失配。用于终止悬键的方法是实施氢合金工艺，在该工艺中，在高温以及存在含氢气体的条件下对ic管芯进行退火。氢合金工艺将氢离子引入至半导体衬底，这终止了悬键。然而，氢合金工艺也将氢离子引入至浮栅。

当实施氢合金工艺时，氢离子移动至浮栅并且中和存储在浮栅中的电荷。中和的程度取决于氢合金工艺的时间长短、温度和氢浓度。通过中和存储在浮栅中的电荷，otp存储单元的可靠性降低并且可能破坏数据位。

本发明针对具有浮栅屏蔽的otp存储单元。在一些实施例中，otp存储单元包括一对布置在半导体衬底上并且串联连接的晶体管。该晶体管对的选择晶体管包括选择栅极，并且该对的存储晶体管包括浮栅。导电部件布置在堆叠在晶体管对上方且在otp存储单元的互连结构中的层中。导电部件的至少一个直接覆盖浮栅并且屏蔽浮栅使其免受离子的影响。有利地，屏蔽浮栅使其免受离子的影响中产生了otp存储单元的良好的数据保持和可靠性。此外，可以有利地形成该屏蔽而没有额外的半导体制造工艺和/或成本。

参照图1，提供了具有浮栅屏蔽的otp存储单元的一些实施例的截面图100。如图所示，选择晶体管102和存储晶体管104布置在一个或多个相应的主体(body)区域106上，并且串联连接。选择晶体管102和存储晶体管104的相应的栅极108、110彼此横向间隔开并且通过相应的绝缘层112、114与主体区域106隔离。选择晶体管102的选择栅极108电连接至otp存储单元的第一终端t1，并且存储晶体管104的浮栅110被配置为存储数据位。根据存储在浮栅110上的电荷量，该位是逻辑“1”或逻辑“0”。

选择晶体管102和存储晶体管104的相应的源极/漏极区域116、118、120布置在主体区域106中，并且位于栅极108、110的相对两侧。此外，源极/漏极区域116、118、120限定了选择晶体管102和存储晶体管104的相应的沟道区122、124，沟道区122、124分别位于选择晶体管102的选择栅极108和存储晶体管104的浮栅110下面。在一些实施例中，单属于选择晶体管102的源极/漏极区域116和主体区域106电连接至otp存储单元的第二终端t2。单属于存储晶体管104的源极/漏极区域120电连接至otp存储单元的第三终端t3。

屏蔽部件126直接布置在浮栅110上方，并且部分地或完全地覆盖浮栅110。在一些实施例中，屏蔽部件126所占区域的尺寸(例如，依据面积、宽度、长度等)小于或等于浮栅110的尺寸。此外，在一些实施例中，屏蔽部件126和浮栅110共用共同的占有区域。屏蔽部件126包括分布在浮栅110之上的一个或多个高度处的一个或多个部件(未单独示出)。例如，屏蔽部件126局限于位于浮栅110之上的单个部件和单个高度。又例如，屏蔽部件126可以包括在第一高度处覆盖浮栅110约1/4的第一部件，以及在第二高度处覆盖浮栅110约3/4的第二部件。在一些实施例中，该部件对应于位于浮栅110上面的互连结构的线、焊盘、通孔和/或其它导电部件。

有利地，屏蔽部件126防止离子(诸如氢离子h⁺)扩散穿过或以其它方式移动穿过上面各层直至浮栅110并且中和浮栅110存储的电荷。例如，这些离子可源于用于形成上面各层的工艺气体和/或源于用于减少器件失配的氢合金工艺。通过防止离子扩散或以其它方式移动至浮栅110，otp存储单元可以获得良好的数据保持和高可靠性。此外，在屏蔽部件126的各部件对应于beol区域的导电部件的实施例中，可以有利地形成屏蔽部件126而没有额外的半导体制造工艺和/或成本。

在一些实施例中，otp存储单元是以行和列布置的多个otp存储单元(即，存储单元阵列)的一个。在这种实施例的一些中，第一终端t1可以连接至由otp存储单元行中的otp存储单元共用的字线。此外，第二终端t2和第三终端t3可以分别连接至由otp存储单元列中的otp存储单元共用的电源线和位线。可选地，第二终端t2和第三终端t3可以分别连接至位线和电源线。

参照图2a，提供了图1的otp存储单元的更详细的实施例的截面图200a。如图所示，选择晶体管102和存储晶体管104布置在一个或多个相应的主体区域106上方，并且串联连接。在一些实施例中，选择晶体管102和存储晶体管104是mos晶体管。此外，在一些实施例中，选择晶体管102和存储晶体管104是p-型晶体管。主体区域106(或多个)是半导体区域，每个区域都掺杂有与相应的晶体管102、104的导电类型相反的n-型或p-型掺杂剂。在一些实施例中，主体区域106局限为单个主体区域，该区域是布置在半导体衬底202中的n-阱。在其它实施例中，主体区域106局限为单个主体区域，该主体区域是半导体衬底202的基体(bulk)。此外，在一些实施例中，主体区域106和/或半导体衬底202的上表面包括由氢离子终止的悬键203。例如，该半导体衬底202可以包括块状硅衬底。

选择晶体管102和存储晶体管104的相应的栅极108、110彼此横向间隔开并且通过布置在栅极108、110下方的相应的绝缘层112、114与主体区域106隔离。存储晶体管104的浮栅110被配置为存储数据位。根据存储在浮栅110上的电荷量，该位是逻辑“1”或逻辑“0”。选择晶体管102的选择栅极108被配置为选择待读出的otp存储单元和/或防止电荷从浮栅110处泄漏。例如，栅极108、110可以是掺杂的多晶硅、金属或其它一些导电材料。例如，绝缘层112、114可以是诸如二氧化硅的氧化物、高k电介质(即，介电常数大于约3.9的电介质)或其它一些的电介质。

选择晶体管102和存储晶体管104的相应的源极/漏极区域116、118、120布置在主体区域106中且位于栅极108、110的相对两侧，并且限定了选择晶体管102和存储晶体管104的相应的沟道区域122、124。源极/漏极区域116、118、120掺杂有与相应主体区域106中的掺杂剂类型相反的n-型或p-型掺杂剂。在一些实施例中，源极/漏极区域116、118、120包括分别单属于选择晶体管102和存储晶体管104的源极/漏极区域116、120以及选择晶体管102和存储晶体管104共用的源极/漏极区域118。沟道区域122、124被配置为根据栅极108、110上的偏置和/或电荷而选择性地导通。

在操作中，通过施加横跨选择晶体管102和存储晶体管104的第一电压来对otp存储单元进行编程(即，将电荷添加至浮栅110)，同时偏置选择栅极108使得选择栅极晶体管102的沟道区域122导通。选择晶体管102的沟道区域122内的载流子移动至存储晶体管104的沟道区域124，其中，载流子经受了从存储栅极104的沟道区域124至浮栅110的热载流子注入。之后，该载流子被捕获在浮栅110中以对otp存储单元进行编程。类似于对otp存储单元进行编程，通过施加横跨选择晶体管102和存储晶体管104的第二电压来读取otp存储单元，同时偏置选择栅极108使得选择晶体管102导通。取决于存储晶体管104的沟道区域124是否导通，otp存储单元存储逻辑“1”或“0”。

互连结构204布置在选择晶体管102和存储晶体管104上方。互连结构204包括彼此堆叠(仅标记了一些)的多个互连层206、208、210(例如，金属化层)。例如，互连结构204可以包括10个互连层。互连层206、208、210包括相应的部件212、214、216(诸如线部件和/或焊盘部件)。为了便于说明，仅标记了部件212、214、216的一些。在一些实施例中，最顶互连层210包括焊盘部件，而下面的互连层206、208局限于线部件。例如，互连层206、208、210可以是诸如铜的金属或其它一些导电材料。

层间介电(ild)层218、220、222(仅标记了层间介电层的一些)布置在互连层206、208、210之间，并且布置在选择晶体管102和存储晶体管104与最顶互连层210之间。此外，钝化层223覆盖ild层218、220、222和互连层206、208、210。例如，ild层218、220、222可以是氧化物、低k电介质(即，介电常数小于约3.9的电介质)或其它一些的电介质。例如，钝化层223可以是氧化物、诸如氮化硅的氮化物或其它一些电介质。

通孔层224、226、228(仅标记了通孔层的一些)布置在互连层206、208、210之间的ild层218、220、222中。通孔层224、226、228包括相应的通孔部件230、232(仅标记了一些)，这些通孔部件延伸穿过ild层218、220、222以电连接相邻的互连层206、208、210。此外，接触层234布置在位于最底互连层206与选择晶体管102和存储晶体管104之间的最底ild层218中。接触层234包括接触部件236、238，这些接触部件延伸穿过最底ild层218以将选择晶体管102和存储晶体管104电连接至最底互连层206。例如，通孔层224、226、228和接触层234可以是诸如铜或钨的金属或其它一些导电材料。

屏蔽部件126a直接布置在浮栅110上方以部分地或完全地覆盖浮栅110。屏蔽部件126a被配置为阻挡诸如氢离子的离子扩散或移动穿过上面的各层和/或被配置为吸收和捕获离子。屏蔽部件126a包括互连层206、208、210和/或通孔层224、226、228的一个或多个部件212，在一些实施例中，每个部件都直接位于浮栅110上面。例如，屏蔽部件126a可以包括单个线部件，诸如直接布置在浮栅110上方的互连层206、208、210的单个部件212。虽然示出的单个部件212在最底互连层206处，但是在其它实施例中，单个部件212可以布置在其它的互连层208、210处。例如，屏蔽部件126a的部件212可以单独包括铝、铜、氮化钛、钽、氮化钽、金属合金和/或配被置为捕获离子的材料的一种或多种。在一些实施例中，除了屏蔽部件126a的导电部件之外，互连结构204的横向布置在单属于选择晶体管102和存储晶体管104的源极/漏极区域116、120之间的区域缺乏导电部件。

参照图2b至图2e，提供了图2a的otp存储单元的其它实施例的截面图200b至200e。对于其它这些实施例，假设互连层206、208、210具有从最底互连层206处的1增大至最顶互连层210处的n相应的数字标志，其中，n是互连层的数量。例如，第一互连层是最底互连层206并且第二互连层208是直接位于最底互连层206之上的互连层。类似地，通孔层224、226、228具有从最底通孔层224处的1增大至最顶通孔层(未标记)处的m相应的数字标志，其中，m是通孔层的数量。

如图2b的截面图200b所示，屏蔽部件126b包括分布在第一互连层206和第二互连层208之中的一对部件242、244，诸如线部件。部件242、244各自覆盖浮栅110的约一半，并且共同覆盖整个浮栅110，以防止离子到达浮栅110。

虽然示出的屏蔽部件126b具有第一互连层206和第二互连层208的部件242、244，但是屏蔽部件126b的其它实施例可以包括额外的和/或可选的互连层210的部件。例如，屏蔽部件126b可以额外地包括第三互连层(未标记)的部件。又例如，屏蔽部件126b可以包括第二互连层208和第三互连层的部件，但是没有第一互连层206的部件。又例如，屏蔽部件126b可以包括第一互连层206和第三互连层的部件，但是没有第二互连层208的部件。此外，虽然示出的屏蔽部件126b具有各自覆盖浮栅110的约一半的部件242、244，但是屏蔽部件126b的其它实施例可以包括各自覆盖不同比例和/或百分比的浮栅110的部件。例如，第一部件可以覆盖约1/4的浮栅110，而第二部件可以覆盖约3/4的浮栅110。

如图2c的截面图200c所示，屏蔽部件126c分布在第一互连层206和第二互连层208之中。此外，屏蔽部件126c包括第一互连层206的多个部件242、246和第二互连层208的单个部件248。屏蔽部件126c的部件242、246、248各自覆盖浮栅110的部分，并且共同覆盖整个浮栅110。

虽然示出的屏蔽部件126c具有第一互连层206和第二互连层208的部件242、246、248，但是屏蔽部件126c的其它实施例可以包括额外的和/或可选的互连层210的部件。此外，虽然示出的屏蔽部件126c具有每互连层一个或两个部件，但是屏蔽部件126c的其它实施例可以包括每互连层更多或更少部件。例如，屏蔽部件126c可以包括互连层的三个部件。

如图2d的截面图200d所示，屏蔽部件126d分布在第一通孔层224和第二通孔层226之中。此外，屏蔽部件126d包括第一通孔层224和第二通孔层226的多个部件250、252(仅标记了部件的一些)。部件250、252各自覆盖浮栅110的约五分之一，并且共同覆盖整个浮栅110。

虽然示出的屏蔽部件126d具有第一通孔层224和第二通孔层226的部件250、252，但是屏蔽部件126d的其它实施例可以包括额外的和/或可选的通孔层228的部件。此外，虽然示出的屏蔽部件126d具有来自多个通孔层的部件250、252，但是屏蔽部件126d的其它实施例可以局限于单个通孔层的一个或多个部件。

如图2e的截面图200e所示，屏蔽部件126e包括第一通孔层224的部件252，以及第二互连层208的部件254。第一通孔层224的部件252单独地覆盖浮栅110的约五分之一，并且第二互连层208的部件254单独地覆盖浮栅110的主体。共同地，部件252、254覆盖浮栅110的主体。

虽然示出的屏蔽部件126e具有第一通孔层224的单个部件252，但是屏蔽部件126e的其它实施例可以包括第一通孔层224的多个部件。类似地，虽然示出的屏蔽部件126e具有第二互连层208的单个部件，但是屏蔽部件126e的其它实施例可以包括第二互连层208的多个部件。此外，虽然示出的屏蔽部件126e跨越单个互连层和单个通孔层，但是屏蔽部件126e的其它实施例可以跨越更多互连层和/或更多通孔层。

参照图3至图8、图9a、图9b和图10至图13，提供了用于制造具有浮栅屏蔽部件的otp存储单元的方法的一些实施例的一系列截面图。该截面图适用于图2a的实施例，但同样适合图2b至图2e的实施例。

如图3的截面图300所示，在一个或多个相应的主体区域106上方形成选择晶体管102和存储晶体管104。例如，主体区域106可以是布置在半导体衬底202中的n-型或p-型阱和/或半导体衬底202的基体(bulk)。形成选择晶体管102和存储晶体管104包括形成选择晶体管102和存储晶体管104的相应的栅极108、110，栅极108、110彼此横向间隔开并且通过相应的绝缘层112、114与相应的主体区域106隔离。此外，形成选择晶体管102和存储晶体管104包括在主体区域106中且在栅极108、110的相对两侧上形成选择晶体管102和存储晶体管104的相应的源极/漏极区域116、118、120，以限定选择晶体管102和存储晶体管104的相应的沟道区域122、124。在一些实施例中，主体区域106和/或半导体衬底202的上表面包括负面影响器件性能并且增加器件失配的悬键302(示出为点)。

如图3的截面图300所示，在选择晶体管102和存储晶体管104上方形成第一ild层218。在一些实施例中，用于形成第一ild层218的工艺包括在选择晶体管102和存储晶体管104上方沉积介电材料。例如，可以通过汽相沉积(诸如，例如化学汽相沉积(cvd)和/或物理汽相沉积(pvd))沉积介电材料。之后，例如，对沉积物实施诸如化学机械抛光(cmp)的平坦化工艺以平坦化沉积物的上表面。

如图4的截面图400所示，接触开口402、404被形成为穿过第一ild层218至单属于选择晶体管102和存储晶体管104的源极/漏极区域116、120。虽然未示出，在一些实施例中，也形成了针对选择栅极108和/或针对主体区域106的接触开口。

在一些实施例中，用于形成接触开口402、404的工艺包括在第一ild层218上方沉积和图案化光刻胶层。例如，光刻胶层可以被图案化为掩蔽第一ild层218中横向围绕接触开口402、404的区域。之后，在使用图案化的光刻胶层408作为掩模的同时，将诸如湿或干蚀刻剂的一种或多种蚀刻剂406施加至第一ild层218。在形成接触开口402、404之后，去除或以其它方式剥离图案化的光刻胶层408。

如图5的截面图500所示，用诸如钨的导电材料填充接触开口402、404(见图4)，以形成接触部件236、238。在一些实施例中，用于填充接触开口402、404的工艺包括在接触开口402、404中和第一ild层218上方沉积导电材料。之后，对沉积物实施平坦化工艺和/或回蚀刻直至第一ild层218和/或沉积物的上表面共面。例如，可以通过cmp实施平坦化。

同样如图5的截面图500所示，在第一ild层218和接触部件236、238上方形成第一导电层502。例如，可以通过沉积导电材料(诸如，例如铜)形成第一导电层502。例如，可以使用例如汽相沉积或原子层沉积沉积(ald)来实施沉积。

如图6的截面图600所示，图案化第一导电层502(见图5)以形成第一互连层206和位于浮栅110上面的屏蔽部件126a。第一互连层206包括诸如线部件或布线部件的多个部件212、602(仅标记了部件中的一些)。部件212、602的一些邻接和/或与接触部件236、238电连接，并且部件212、602的一个直接位于浮栅110上面以限定屏蔽部件126a。

在一些实施例中，用于形成第一互连层206和屏蔽部件126a的工艺包括在第一导电层502上方沉积和图案化光刻胶层。例如，光刻胶层可以被图案化为掩蔽第一导电层502的对应于第一互连层206的部件212的区域。之后，在使用图案化的光刻胶层606作为掩模的同时，将诸如湿或干蚀刻剂的一种或多种蚀刻剂604施加至第一导电层502。在图案化第一导电层502之后，去除图案化的光刻胶层606。

如上所述，屏蔽部件126a与第一互连层206同时形成。使用同一掩模和蚀刻工艺形成第一互连层206和屏蔽部件126a。这种优势使得形成屏蔽部件126a而没有额外的工艺和/或没有额外的成本。

如图7的截面图700所示，在第一ild层218和第一互连层206上方形成第二ild层702。在一些实施例中，用于形成第二ild层702的工艺包括在第一ild层218和第一互连层206上方沉积介电材料。例如，可以通过汽相沉积来沉积介电材料。之后，例如，对沉积物实施诸如cmp的平坦化工艺以平坦化沉积物的上表面。

如图8的截面图800所示，通孔开口802、804形成为穿过第二ild层702直至第一互连层206的部件212、602。在一些实施例中，用于形成通孔开口802、804的工艺包括在第二ild层702上方沉积和图案化光刻胶层。例如，光刻胶层可以被图案化为掩蔽第二ild层702的横向围绕通孔开口802、804的区域。之后，在使用图案化的光刻胶层808作为掩模的同时，将诸如湿或干蚀刻剂的一种或多种蚀刻剂806施加至第二ild层702。在形成通孔开口802、804之后，去除图案化的光刻胶层808。

如图9a的截面图900a所示，在第二ild层702上方形成并且填充通孔开口802、804(见图8)的第二导电层902a。第二导电层902a包括对应于第二导电层902a的在通孔开口802、804中的区域的通孔部件904(仅标记了一个)。在一些实施例中，例如，用于形成第二导电层902a的工艺包括在通孔开口802、804中和第二ild层702上方沉积诸如铜的导电材料。之后，对第二导电层902a实施平坦化以平坦化第二导电层902a的上表面。

如图9b的截面图900b所示，对图9a的实施例提供了替代方式。用诸如铝铜的导电材料填充通孔开口802、804(见图8)，以形成通孔部件230(仅标记了一个)。在一些实施例中，用于填充通孔开口802、804的工艺包括在通孔开口802、804中和第二ild层702上方沉积导电材料。之后，对沉积物实施平坦化工艺和/或回蚀刻直至第二ild层702和/或沉积物的上表面共面。例如，可以通过cmp实施平坦化。

同样如图9b的截面图900b所示，在第二ild层702和通孔部件230上方形成第二导电层902b。例如，可以通过沉积导电材料(诸如，例如铜)形成第二导电层902b。例如，可以使用汽相沉积实施沉积。

如图10的截面图1000所示，图案化第二导电层以形成第二互连层208。例如，第二导电层可以是用于类似双镶嵌工艺的图9a的第二导电层902a和/或用于类似单镶嵌工艺的图9b的第二导电层902b。第二互连层208包括诸如线部件的多个部件1002(仅标记了一个)。第二互连层208的部件1002通过通孔部件230与第一互连层206的部件602电连接。

在一些实施例中，用于形成第二互连层208的工艺包括在第二导电层上方沉积和图案化光刻胶层。例如，光刻胶层可以被图案化为掩蔽第二导电层的对应于第二互连层208的部件1002的区域。之后，在使用图案化的光刻胶层1006作为掩模的同时，将诸如湿或干蚀刻剂的一种或多种蚀刻剂1004施加至第二导电层。在图案化第二导电层之后，去除图案化的光刻胶层1006。

如图11的截面图1100所示，对于额外的互连层210、1102(仅标记了一些)，重复图7、图8、图9a、图9b和图10的工艺。例如，对于每个额外的互连层210、1102，形成具有平坦的上表面(例如，见图7)的ild层。根据类似单镶嵌工艺或类似双镶嵌工艺，在ild层中形成(例如，见图8)并且填充通孔开口(例如，见图9a和图9b)。此外，在ild层上方形成互连层(例如，见图10)。

同样如图11的截面图1100所示，形成覆盖最顶互连层210的钝化层223。在一些实施例中，用于形成钝化层223的工艺包括在最顶互连层210上方沉积介电材料。例如，可以通过汽相沉积来沉积介电材料。之后，例如，对沉积物实施诸如cmp的平坦化以平坦化沉积物的上表面。

如图12的截面图1200所示，对otp存储单元进行编程以使浮栅110包括足够的电荷1202来使存储晶体管104的沟道区域124导电。在一些实施例中，通过施加横跨选择晶体管102和存储晶体管104(例如，位于专属于晶体管102和存储晶体管104的源极/漏极区域116、120之间)的电压来对otp存储单元进行编程，同时偏置选择栅极108以使选择晶体管102的沟道区域122导电。选择晶体管102的沟道区域122内的载流子移动至存储晶体管104的沟道区域124，其中，载流子经受从存储栅极104的沟道区域124至浮栅110的热载流子注入。之后，载流子被捕获在浮栅110中以对otp存储单元进行编程。

如图13的截面图1300所示，实施氢合金工艺以终止主体区域106和/或半导体衬底202的上表面上的悬键302(例如，图10或图11)。悬键302可能存在于原始的半导体衬底202中和/或可能由先前实施的工艺引起。氢合金工艺包括在含氢环境(例如，可以包括氢气(h2))中退火otp存储单元。在一些实施例中，可以在约400至460摄氏度的温度下和/或持续约15至90分钟的时间来实施氢合金工艺。氢合金工艺将氢离子h+引入至主体区域106和/或半导体衬底202，这终止了悬键302的至少一些。当大量制造otp存储单元时，终止的悬键203有利地减少了器件失配(即，性能变化)。

还如图12的截面图1200所示，屏蔽部件126a保护浮栅免受氢离子h+的影响，因此存储在浮栅110中的电荷1202没有被氢离子h+中和。这有利地使得otp存储单元具有良好的数据保持和可靠性，同时也具有减少的器件失配。

虽然上述根据图2a的实施例描述了针对屏蔽部件的工艺，但是应该理解，对于屏蔽部件的其它实施例，可以改变上述实施例。例如，可以调整用于形成互连层和/或通孔开口的掩模以形成屏蔽部件的其它实施例，从而没有引入额外的工艺和/或成本。这些其它实施例可以跨越多个通孔和/或互连层，和/或可以包括多个部件。甚至，当otp存储单元的布局设计超越本发明的范围时，应该注意，可以手动和/或通过布尔(即，逻辑)操作设计屏蔽部件。例如，对于后者，可以通过布尔操作(例如，and和or)组合多个层的部件以覆盖浮栅110。

参照图14，提供了用于制造具有浮栅屏蔽部件的otp存储单元的方法的一些实施例的流程图1400。

在1402中，在半导体衬底上形成一对串联连接的mos晶体管。例如，见图3。

在1404中，在mos晶体管上方形成ild层。例如，见图3。

在1406中，形成延伸穿过ild层直至mos晶体管的接触部件。例如，见图4和图5。

在1408中，在ild层上方形成堆叠的多个具有线部件或焊盘部件的互连层。形成互连层包括形成间隔开各互连层的额外的ild层以及形成互连各互连层的通孔部件。此外，形成互连层包括直接在mos晶体管的浮栅上方形成至少一个部件(例如，通孔部件、焊盘部件、线部件等)。例如，见如图5至图8、图9a、图9b、图10和图11。

在1410中，形成覆盖互连层的钝化层。例如，见图11。

在1412中，在一些实施例中，实施对浮栅的编程。例如，见图12。

在1414中，在一些实施例中，实施氢合金工艺以终止在mos晶体管的一个或多个主体区域上的悬键，同时至少一个部件屏蔽浮栅免受氢离子的影响。例如，见图13。

虽然此处由流程图1400描述的方法示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出和/或描述的之外的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

因此，从以上应该理解，本发明的实施例提供了具有浮栅屏蔽部件的存储单元。一对晶体管布置在半导体衬底上并且串联电连接。该晶体管包括浮栅。互连结构位于一对晶体管上部。屏蔽部件布置在互连结构中且直接位于浮栅上方。该屏蔽部件被配置为阻挡互连结构中的离子移动至浮栅。

在一些实施例中，所述互连结构包括彼此堆叠且具有线部件的互连层，并且还包括位于所述互连层之间且具有互连所述线部件的通孔部件的通孔层。

在一些实施例中，所述屏蔽部件包括直接位于所述浮栅上面的所述线部件的一个。

在一些实施例中，所述屏蔽部件包括直接位于所述浮栅上面的所述通孔部件的一个。

在一些实施例中，所述屏蔽部件包括：所述互连层的第一线部件，在所述浮栅之上的第一高度处单独地覆盖所述浮栅的第一部分；以及所述互连层的第二线部件，在所述浮栅之上的第二高度处单独地覆盖所述浮栅的第二部分。

在一些实施例中，所述第一线部件和所述第二线部件共同覆盖所述浮栅的100％。

在一些实施例中，所述屏蔽部件包括：所述互连层的所述线部件，直接布置在所述浮栅上方；以及所述通孔层的所述通孔部件，直接布置在所述浮栅上方。

在一些实施例中，所述屏蔽部件的占用区域的尺寸小于或等于所述浮栅。

在一些实施例中，所述屏蔽部件包括各自覆盖所述浮栅的至少部分的所述互连结构的多个导电部件，其中，所述多个导电部件分布在所述浮栅之上的多个高度处。

在一些实施例中，所述半导体衬底的上表面包括由氢离子终止的悬键。

在一些实施例中，所述晶体管包括位于所述半导体衬底上方与所述浮栅横向间隔开的选择栅极，其中，所述晶体管共用位于所述选择栅极与所述浮栅之间的共同的源极/漏极区域，并且所述晶体管包括位于所述选择栅极和所述浮栅的与共同的所述源极/漏极区域相对的侧上的单独的源极/漏极区域。在其它实施例中，本发明提供了用于制造具有浮栅屏蔽部件的存储单元的方法。在半导体衬底上形成并且串联电连接的一对晶体管。形成晶体管包括形成浮栅。在晶体管上方形成互连结构。形成互连结构包括形成彼此堆叠的具有导电部件的层。此外，形成互连结构包括形成直接位于浮栅上方的至少一个导电部件以限定屏蔽部件。

在一些实施例中，所述方法还包括：通过施加横跨所述晶体管的电压和将积聚的电荷引入至所述浮栅中来对所述存储单元进行编程；以及对所述存储单元实施氢合金工艺以用氢离子终止所述半导体衬底上的悬键，其中，当实施所述氢合金工艺时，所述屏蔽部件防止所述氢离子中和所述浮栅中的所述电荷。

在一些实施例中，形成所述互连结构包括：形成彼此堆叠的具有导线部件的互连层；以及形成位于所述互连层之间且具有互连所述导线部件的导电通孔部件的通孔层。

在一些实施例中，形成所述互连结构包括：直接在所述浮栅上方形成所述导线部件的一个。

在一些实施例中，形成所述互连结构包括：直接在所述浮栅上方形成所述导电通孔部件的一个。

在一些实施例中，形成所述互连结构包括：直接在所述浮栅上方形成所述互连层的第一导线部件和所述互连层的第二导线部件，其中，所述第一导线部件和所述第二导线部件被形成为在所述浮栅之上的不同高度处各自覆盖所述浮栅的部分。

在一些实施例中，形成所述互连结构包括：直接在所述浮栅上方形成所述互连层的所述导线部件；以及直接在所述浮栅上方形成所述通孔层的所述导电通孔部件。

在一些实施例中，该方法还包括：直接在所述晶体管的所述浮栅上方形成所述导电部件的多个以限定所述屏蔽部件，其中，所述导电部件的所述多个被形成为各自覆盖所述浮栅的至少部分并且形成为分布在所述浮栅之上的多个高度处。

在又一其它实施例中，本发明提供了具有浮栅屏蔽部件的存储单元。一对晶体管布置在半导体衬底上并且串联电连接。该晶体管包括被配置为储存数据位的浮栅。互连结构位于晶体管上部。该互连结构包括彼此堆叠的具有线部件的互连层，并且还包括位于互连层之间且具有互连线部件的通孔部件的通孔层。屏蔽部件包括直接布置在浮栅上方的互连层或通孔层的部件。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。