半导体结构及其形成方法与流程

本发明涉及半导体领域，具体涉及半导体及结构及其形成方法。

背景技术：

在采用高级技术节点的集成电路行业中，半导体器件的临界尺寸变得越来越小。各种新组成与结构均有采用。例如，使用高k介质材料和金属形成场效晶体管(fet)(如金属氧化物半导体场效应晶体管(mosfet))的栅极堆叠件。三维(3d)鳍式场效晶体管(finfet)也被使用。接触电阻对增强finfet器件上的ion/ioff性能扮演着重要因素，特别是于n10和更先进的技术节点。虽然为了降低接触电阻，源极和漏极上形成有硅化物。但是，现有方法无法在维持器件的其他参数和器件的整体性能的同时有效地降低接触电阻。特别是，由于器件缩放，接触区域受约束。为提高掺杂剂的更高的注入可以降低接触电阻，但是高浓度掺杂剂可以扩散到沟道并改变阈值电压。

因此，目前需要的是一种具有降低接触电阻的半导体结构形成方法以解决上述问题。

技术实现要素：

根据本发明的一个方面，提供一种方法，包括：提供具有第一区域和第二区域的半导体衬底；在半导体衬底上在第一区域内形成第一栅极以及在第二区域内形成第二栅极；在第一区域内在半导体衬底中形成带有n型掺杂剂的第一半导体材料的第一源极/漏极部件，其中，第一源极/漏极部件被第一栅极插入；在第二区域内在半导体衬底中形成带有p型掺杂剂的第二半导体材料的第二源极/漏极部件，其中，第二源极/漏极部件被第二栅极插入，且第二半导体材料在组分上不同于第一半导体材料；为第一源极/漏极部件形成第一硅化物部件以及为第二源极/漏极部件形成第二硅化物部件；以及对第一区域和第二区域实施核素的离子注入工艺，从而将核素引入第一硅化物部件和第二源极/漏极部件。

根据本发明的另一方面，提供一种方法，包括：提供具有第一区域和第二区域的半导体衬底；在第一区域内在半导体衬底中形成带有n型掺杂剂的第一半导体材料的第一掺杂部件；在第二区域内在半导体衬底中形成带有p型掺杂剂的第二半导体材料的第二掺杂部件，其中，第二半导体材料在组分上不同于第一半导体材料；以及使用镱(yb)对第一区域和第二区域实施离子注入工艺，以及毫秒退火工艺，从而将镱引入第一掺杂部件的第一深度以及第二掺杂部件的第二深度，其中，第二深度大于第一深度。

根据本发明的另一方面，提供一种半导体结构，包括：具有第一区域和第二区域的半导体衬底；在第一区域内形成在半导体衬底中的第一源极/漏极部件，其中，第一源极/漏极部件包括带有n型掺杂剂的第一半导体材料；在第二区域内形成在半导体衬底中的第二源极/漏极部件，其中，第二源极/漏极部件包括带有p型掺杂剂的第二半导体材料，并且第二半导体材料在组分上不同于第一半导体材料；以及设置在第一源极/漏极部件上的第一硅化物部件以及设置在第二源极/漏极部件上的第二硅化物部件，其中，第一硅化物部件由掺杂核素掺杂并且第二源极/漏极部件由掺杂核素掺杂。

附图说明

结合附图阅读详细说明和附图，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种特征不是按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。

图1是制造根据一些实施例构建的半导体结构的方法的流程图。

图2a、图3、图4、图5及图6是根据一些实施例构建的半导体结构在不同制造阶段的剖面图。

图2b是根据一些其他实施例构建的半导体结构在一制造阶段的剖面图。

图7和图8是图6中根据一些实施例构建的半导体结构的部分剖面图。

图9是制造根据一些实施例构建的半导体结构的方法的流程图。

图10用于制造根据一些实施例构建的半导体结构的方法的流程图。

图11是用于制造根据一些实施例构建的半导体结构的方法的流程图。

图12是用于制造根据一些实施例构建的半导体结构的方法的流程图。

图13、图14、图15、图16、图17、图18及图19是根据一些实施例构建的半导体结构在不同制造阶段的剖面图。

图20是图19的根据一些实施例构建的半导体结构的部分剖面图。

具体实施方式

应理解，以下公开提供了多个实施例或示例，用于实现各实施例的不同特征。组件及设置的具体示例描述如下，以简化本公开。当然，这些仅仅是示例，并非旨在限制本发明。此外，本公开可重复多个示例中的标号和/或字母。此重复是为了简化和清楚的目的，且本身并不决定所讨论的各种实施例和/或配置之间的关系。此外，在随后的描述中，第一部件形成于第二部件上或者上方可以包含其中第一和第二部件形成直接接触的实施例，也能可包含其中额外部件形成于第一和第二部件之间，以便第一和第二部件可以不会有直接接触的实施例。

图1是制作根据本公开内容构建的具有n型和p型场效应器件的半导体结构的方法20的一个实施例的流程图。图2a、图2b及图3至图8是根据一些实施例构建的半导体结构50在不同制造阶段的剖面图。半导体结构50和其制造方法20参考图1、图2a、图2b及图3到图8共同描述。

方法20通过提供半导体衬底52在22处开始，如图2a所示。半导体衬底52包括硅。或者，衬底52包括锗或硅锗。在其他实施例中，衬底210可以使用另一半导体材料，如刚石、碳化硅、砷化镓、磷砷化镓、砷化铝镓铟、铝砷化镓、镓铟磷或其他适当其中组合。

半导体衬底52包括用于一个或多个n型场效晶体管(fet)的第一有源区(或第一区域)54以及用于一个或多个p型fet的第二有源区(或第二区域)56。第一有源区和第二有源区可以由各种隔离部件隔开，诸如浅沟槽隔离(sti)部件58，其形成在半导体衬底52中。sti的形成可包括在衬底中蚀刻沟槽，并通过诸如二氧化硅、氮化硅或氮氧化硅等绝缘材料填充沟槽。填充的沟槽具有多层结构，例如使用氮化硅填充沟槽的热氧化物衬垫层。在一个实施例中，sti结构可使用如下加工程序制造：生成垫氧化层，形成低压化学汽相沉积(lpcvd)氮化层，使用光刻胶和掩膜图案化sti开口，在衬底中蚀刻沟槽，可选地，生成热氧化物沟槽衬垫以完善沟槽交界面，使用化学汽相沉积氧化物填充沟槽，以及使用化学机械平坦化(cmp)加工进行抛光和平坦化。

在一些实施例中，半导体衬底52的顶部表面及sti部件58的顶部表面大体上共面，这产生共同顶部表面。这可作为平面结构。在其他实施例中，半导体衬底52的顶部表面及sti部件58的顶部表面不共面，这导致产生三维结构，例如图2b中图示的鳍片结构45。在具有finfet器件的3d结构中，有源区(54和56)延伸到sti部件58的顶部表面上面。鳍片结构45可通过各种技术形成。在一些实施例中，鳍片结构45通过凹陷sti部件58形成，例如通过选择性蚀刻。在一些其他实施例中，鳍片结构45通过选择性外延生长(seg)形成。在seg工艺中，鳍片有源区54(或56)利用与衬底52相同(如硅)或不同(如硅锗或碳化硅)的半导体材料形成，以进一步实现其他功能(如应变效应)。为简化说明，以下多数图仍使用平面结构。但是，不限于该平面结构。

仍然参考图2a，半导体衬底52还包括各种掺杂部件，例如通过如离子注入等适当技术形成的n阱和p阱。在一些实施例中，第一有源区54包括由例如硼、铝或镓等p型掺杂剂掺杂的p型阱60；且第二有源区56包括由例如磷或砷等n型掺杂剂掺杂的n型阱62。在一些实施例中，第一有源区54设计用于形成一个或多个p型fet(pfet)；且第二有源区56设计用于形成一个或多个n型fet(nfet)。p型掺杂剂可以通过利用合适的掺杂工艺(如一个或多个离子注入)通过掩膜层的开口被引进至相应的掺杂阱54(或56)。sti部件58进一步用于为预期有源区限定掺杂剂。在本实施例中，nfet和pfet均形成衬底52，例如在互补金属氧化物半导体(cmos)电路中。

参考图3，方法20进行至通过在半导体衬底52上形成一个或多个栅极堆叠件64的操作24。栅极堆叠件64包括栅极介电层66和栅极导电层68。栅极堆叠件64的形成包括沉积和图案化。图案化进一步包括光刻工艺和蚀刻。硬掩膜层可以进一步用于图案化栅极堆叠件64。在一些实施例中，栅极介电层66包括在半导体衬底52上形成的高k介电材料层。在一些实施例中，栅极电极68包括金属、多晶硅或其他合适的导电材料或其组合。栅极堆叠件64可以进一步包括在半导体衬底52和高k介电材料层68之间插入的界面层(il)70。在一些实施例中，栅极堆叠件64进一步包括在栅极堆叠件64的侧壁上形成的一个或多个介电材料的栅极间隔件72。在各种实施例中，栅极堆叠件64可以在前栅极工艺、后栅极工艺或后高k工艺中形成。例如在后高k工艺中，虚拟栅极形成，且具有金属栅极电极和高k介电层的新栅极堆叠件形成，以替换在稍后制造阶段上的虚拟栅极。也应当注意，为匹配功函数和增强器件性能，就组成和配置而言，有源区54中的栅极堆叠件和第二有源区56中的栅极堆叠件的形成有所不同。

仍然参考图3，方法20包括操作26，其用于在半导体衬底52中形成源极和漏极部件(或源极/漏极部件或s/d部件)。在操作26中，s/d部件在衬底上形成并由相应的栅极堆叠件64插入。

在一些实施例中，所述源极和漏极部件包括由例如适当技术引入的掺杂核素,例如具有原位掺杂的外延生长或加上离子注入的外延生长。特别是，第一s/d部件74在第一有源区54中形成，第一s/d部件76在第二有源区56中形成。s/d部件74包括使用例如磷或砷等n型掺杂剂掺杂的第一半导体材料。s/d部件76包括使用例如硼等p型掺杂剂掺杂的第二半导体材料。第二半导体材料在组成上不同于第一半材料。在一些实施例中，第一半导体材料为硅或碳化硅。在一些实施例中，第二半导体材料为硅锗或硅。至少一种第一半导体材料和第二半导体材料不同于半导体衬底52的半导体材料。这些s/d部件设计用于产生应变效应，并借此分别提高nfet沟道和pfet沟道的载流子迁移率。源极和漏极的形成包括适当的制造程序。在一些实施例中，第一s/d部件74的形成包括蚀刻以在源极和漏极区凹陷半导体衬底；使用掺杂剂外延生长第一半导体材料，其中外延生长的气体包括含化学品的第一半导体材料和含化学品的n型掺杂剂。第二s/d部件76的形成程序相似，但是第二半导体材料和p型掺杂剂需要各自的化学品。在一些实施例中，s/d部件可以包括统称为s/d部件的漏极轻掺杂(ldd)部件和源极/漏极重掺杂部件。源极/漏极重掺杂部件可以通过各自的离子注入形成。随后进行一个或多个热退火工艺以启动掺杂核素。根据不同的实施例，s/d部件的形成可以包括其他操作或替代操作，这将在稍后阶段进一步描述。

仍然参考图3，方法20进行至通过在衬底52和栅极堆叠件64上形成内层介电(ild)材料78的操作28。ild78通过合适的技术沉积，例如cvd。ild78包括介电材料，例如二氧化硅、低k介电材料或其组合。其后，可以实施化学机械平坦化(cmp)工艺以平面化ild78的表面。在一个示例中，栅极堆叠件在随后的过程步骤由cmp工艺暴露。在另一个实施例中，图案化栅极堆叠件64的硬掩膜在上一操作中未被除去，cmp也同样除去硬掩膜。或者，cmp在硬掩膜上停止，且硬掩膜在其后通过蚀刻工艺除去。

仍然参考图3，方法20可进一步包括操作30，即通过各自的金属栅极替换栅极堆叠件64。此情况下，栅极堆叠件64为虚拟栅极。操作30包括部分或全部除去虚拟栅极，这产生了栅极沟槽，使用一个或多个金属填充栅极沟槽；并使用cmp或其他合适的抛光技术除去过多的金属。在操作30中，除去虚拟栅极包括一个或多个蚀刻步骤，选择性除去栅极导电层68的蚀刻步骤或者是通过例如一个或多个湿蚀刻、干蚀刻或其组合等合适的蚀刻工艺的栅极堆叠件64。在操作30中，各种栅极材料通过例如cvd、pvd、电镀、ald或其它合适的技术等沉积填充进栅极沟槽。在一些实施例中，例如后高k工艺，栅极材料层包括栅极介电层和栅极导电层(或栅极电极)。栅极介电层包括高k介电材料。栅极导电层包括金属。在一些实施例中，栅极导电层包括多个层，例如覆盖层、功函数金属层、阻挡层及填充金属层(例如铝或钨)。栅极材料层可以进一步包括界面层，例如在衬底52和高k介电材料之间插入的二氧化硅。界面层是栅极介电层的一部分。更换栅极后，栅极堆叠件在组成上不同于虚拟栅极堆叠件。

参考图4，方法进行至操作32，在ild78中形成接触孔80。接触孔80的形成包括蚀刻ild材料78，以便s/d部件74和76暴露在接触孔80内。接触孔80被配置与s/d部件74和76对齐。蚀刻工艺可以包括一个或多个设计用于选择性蚀刻ild材料的蚀刻步骤，例如湿蚀刻或干蚀刻或其组合。在一些实施例中，掩模在ild材料78上形成并包括为接触区域限定区域的开口。掩膜可以为硬掩膜(如介电材料。例如二氧化硅或氮化硅)或者通过光刻工艺形成的软掩膜(如光刻胶)。其后，使用掩膜作为蚀刻掩膜，将蚀刻工艺应用到ild材料上。在一些其他实施例中，接触孔80通过自对准接触(sac)工艺形成。在sac工艺中，使用栅极作为硬掩膜，将蚀刻工艺应用至ild材料上，以便接触孔自对准s/d部件。在实施例的深化中，栅极堆叠件(或用于形成栅极的硬掩膜，如存在)和栅极间隔件共同用作蚀刻掩膜。此情况下，ild材料不同于栅极间隔件和栅极硬掩膜的材料，以便可提供蚀刻选择性。通过sac工艺形成的接触孔在相邻栅极堆叠件和从栅极间隔件至栅极间隔件的跨度之间限定。在一些其实施例中，硬掩膜与sac工艺相结合。具体地，通过光刻工艺形成的硬掩膜用于限定沿第一方向的接触孔的位置平行于栅极堆叠件。栅极堆叠件和栅极间隔件还可作为蚀刻掩膜，以限定接触孔沿一个方向垂直于与第一方向。

参考图5，方法20可进行至操作34，以使用第一核素为s/d部件(74和76)实施离子非晶化前注入(pai)工艺，从而生成非晶区82，以获得更好的硅化物形成。pai工艺适合于使用栅极堆叠件64的半导体衬底52，ild材料和sti部件58,这样非晶区82即可创建进行对准并在s/d部件74和76中形成。在一些实施例中，pai工艺包括使用从硅、锗或其组合中选取的第一核素的离子注入工艺。在不改变掺杂区导电性的情况下选择第一核素。pai工艺设计具有调谐以有效将注入区域转换为非晶区的各种条件。在替代实施例中，pai工艺仅应用至第一区域56。例如，掩膜(硬掩膜、如介电层，或软掩膜，如光刻胶层)在半导体结构50上形成并被图案化，以便第一区域54因此被覆盖且第二区域56暴露在掩膜的开口内，然后将pai工艺应用通过掩膜的开口，这样非晶区就会在第二区域56中形成而不是在第一区域54中形成。

仍然参考图5，方法20进行至操作36，通过实施离子注入工艺将第二核素同时引进至第一s/d部件74和第二s/d部件76。操作36设计用于同时降低第一和第二s/d部件的接触电阻。在本实施例中，操作36中的离子注入工艺同时适用于第一区域54中的第一s/d部件74和第二区域56中的第二s/d部件76，且无需进一步图案化。由于第二核素的特性，第一和第二s/d部件的接粗电阻能够被有效地降低。第二核素包括具有合适电负性的金属。与pai工艺中的半导体材料的第一核素相比，第二核素也称为金属核素。在一些实施例中，第二核素为镱(yb)。在其他实施例中，第二核素为另一金属，例如铒(er)、钇(y)、铂(pt)及钡(ba)。

由于yb和第一和第二s/d部件中不同半导体材料的偶极效应，yb在第一和第二/部件中的扩散有所不同。特别是，yb在第二s/d部件中扩散的比在第一s/d部件中快。通过方法20的过程，yb最终在第一和第二区域中以不同高度水平分配，在稍后阶段中有更具体描述。

yb离子注入工艺包括引进yb或气体形态yb、生成yb离子并将yb离子注入至s/d部件。如果yb的剂量太高，其将损坏沟道和s/d部件，引起如阈值电压变化而导致势垒降低(dibl)退化等各种问题。如果yb的剂量太低，其将无法有效改变接触电阻。离子注入工艺将以上问题纳入考虑设计。在本示例中，yb离子注入工艺设计为能量范围在0.5kev和2.5kev之间且剂量范围在5×10¹³cm^-2和10¹⁵cm^-2之间。在其他实施例中，第二核素可以选择为铒(er)、钇(y)、硒(se)、铂(pt)、钡(ba)或其组合。

在一些实施例中，操作36进一步包括设计扩散第二核素的退火工艺，以降低在操作34和36中引进的缺陷病启动s/d部件。在一些实施例中，退火工艺为毫秒退火(msa)工艺，以减少热退火的副作用。在一些实施例中，退火工艺包括温度范围在500℃和1000℃之间的退火温度。退火工艺后，第二核素在第一和第二区域中重新分配。

参考图6，方法20进行至通过在s/d部件74和76上形成硅化物部件的操作38。硅化物部件可在源极和漏极区上进一步形成，以降低接触电阻。在一些实施例中，硅化物部件可通过称为自对准硅化物(自对准多晶硅化物)的技术形成，其包括沉积在硅衬底上的金属沉积(如钛、钽或镍沉积)，以及将金属与硅反应形成硅化物的热退火，且进一步包括除去未反应的金属的蚀刻。

在本示例中，沉积的金属层88包括两个薄膜：钛(ti)薄膜88a和钛薄膜上的氮化钛(tin)薄膜88b，如图7所示。为便于图解，仅图6中的一部分半导体结构50在图7中展示。金属沉积后(本实施例中为ti和tin)，应用退火工艺以将金属与s/d部件的硅反应，从而形成第一硅化物部件84和第二硅化物部件86，如图8所示。在本示例中，钛硅化物(tisi)部件在第一和第二s/d部件上形成。在实施pai的实施例中，非晶区82增强硅化物部件的形成。非晶区82可以被全部消耗，以在本实施例中形成硅化物部件。特别是，非晶区82会因而在大体上被分别转换为硅化物部件84和86。第一区域54中形成的第一硅化物部件84来自第一s/d部件74中的第一半导体材料(如碳化硅或硅)，且第二区域56中形成的第二硅化物部件86来自第一s/d部件76中的第二半导体材料(如硅锗)。或者，硅化物部件可以由其他金属形成，如钽。镍或钴。

但是，如上所述，由于第二核素的特性(如漏极效应)或进一步由于第一和第二半导体材料才组成上的不同，第一区域54和第二区域56中第二核素的(如yb)扩散行为有所不同。第二核素在第二半导体材料中比在第一半导体材料中扩散的快。因此，第二核素在第一区域54和第二区域56中的分配不同。包含第二核素(如yb)的部分称为含核素金属(msc)部件，其在第一有源区54和第二有源区56中分别标记为92和94，如图7所示。由于第二核素yb在第一半导体材料中比在第二半导体材料中扩散的慢，因此第一有源区中的第一msc部件92和第二有源区56中的第二msc部件94处于不同的高度水平。第二msc部件94高于第一msc部件92。换句话说，第一msc部件92比第二msc部件94距离半导体衬底52要远；且第一msc部件92大体上分布在第一区域54中的非晶区82。由此可见，在非晶区82分别转换成第一区域54和第二区域56中的硅化物部件后，第二核素大体上分布在第一有源区54中的第一硅化物部件84中，以及大体上分布在第二有源区56中的第二s/d部件76中。第一msc部件92大体上载第一有源区54内的第一硅化物部件84中形成，且第二msc部件94大体上在第二有源区56内的第二s/d部件76中形成。第一有源区54中硅化物内的第二核素(如yb)的分布和第二s/d部件76中yb的分布将均降低这两个区域的接触电阻。由此可见，未经图案化，通过使用第二核素(如yb)实施一个金属离子注入工艺，nfet的第一s/d部件74的接触电阻和pfet的第二s/d部件76的接触电阻在这两个区域随着器件性能的增强而降低。在上述描述中，术语“大体上分布在”一个区域(或部件)表示金属核素的浓度峰值位于该区域(或部件)中。在一些实施例中，术语“大体上分布在”表示该区域有超过70％第二核素。在一些实施例中，上述描述中的术语“大体上分布在”表示该区域有超过90％第二核素。句子“第二msc部件94高于第一msc部件92”表示第二msc部件94的浓度中心高于第一msc92的浓度中心。msc的浓度中心是相应msc部件中金属核素的质量中心。

返回参考图1，方法20可以进一步包括在上述操作之前、期间和之后实施的其他操作40。例如，方法20可以包括使用一个或多个导电材料(如钨、铝或其他合适的导电材料)通过沉积在接触孔96中形成接触部件，如图8所示。接触孔的形成可以进一步包括应用cmp工艺，以去除沉积在ild层78上的过多的导电材料。在另一实施例中，方法20进一步包括形成互联结构的其他部分。互联结构包括配置用于将半导体衬底52上的各种器件(如第一有源区54中的nfet和第二有源区56中的pfet)联接至功能电路内的各种导电部件(如金属线和渠道)。

图9是根据一些其他实施例构建的方法100的流程图。方法100具有和方法20中一些相似的操作，且为简化说明，这些操作未在此处重复描述。方法100参考以下图2-9进行描述。方法100通过提供具有第一区域54和第二区域56的半导体衬底52在22处开始。方法100包括通过在第一区域54上形成栅极堆叠件64和在第二区域56上形成栅极堆叠件64的操作24。方法100包括通过在第一区域54上形成第一s/d部件74和在第二区域56上形成第二s/d部件76的操作26。方法100包括通过形成ild层78的操作28，以及可以包括通过使用具有高k介电材料和金属的各自的栅极替换栅极堆叠件的操作30。此类形成的栅极堆叠件可以按照不同的程序形成，如后栅极工艺或后高k工艺。由此可见，为匹配功函数和增强器件性能，就组成和配置而言，在第一和第二区域中形成的栅极堆叠件可以有所不同。方法100也包括通过在ild层中形成接触孔的操作32。在一些示例中，接触孔通过sac工艺形成。方法100可以进一步包括通过使用第一核素(如硅、锗或其组合)实施pai工艺的操作34。

方法100包括通过使用第二核素(如yb、er、y、se或pt)，分别对第一区域54和第二区域56实施金属离子注入工艺的操作102。操作102不同于操作36。操作102中的金属离子注入工艺包括分别应用至第一有源区54的第一金属离子注入和应用至第二有源区56的第二金属离子注入。在具体例子中，第一金属离子注入同时应用至第一有源区54和第二有源区56；然后掩膜(硬掩膜或软掩膜)在覆盖第一有源区54的半导体结构上形成，而第二有源区56暴露在掩膜的开口内；然后第二金属离子注入应用至仅使用掩膜作为注入掩膜的第二有源区56。第二金属离子注入设计具有较高偏置功率，以便第二核素(如yb)被引进至第二s/d部件76中的较深深度。或者或此外，另一掩膜在半导体结构20上形成并经图案化以覆盖第二有源区76，而第一有源区74暴露在相应掩膜的开口内。第一金属离子注入使用此掩膜作为注入掩膜被应用至半导体结构20，以便第一金属离子注入仅被应用至第一有源区54中的第一s/d部件74。第一金属离子注入设计具有较低偏置功率，以便第二核素被引进至第一s/d部件74中的较浅深度。在一些实施例中，第一和第二金属离子注入设计具有优化器件性能的不同剂量。

金属离子注入工艺后，可以应用退火工艺(如msa)以消除或减少半导体结构20中的缺陷，如离子注入引起的缺陷。方法100也进行至通过在第一和第二有源区中的s/d部件上形成硅化物部件的操作38，且可以进一步包括其他制造操作40。

图10是根据一些其他实施例构建的方法110的流程图。方法110具有和方法20中一些相似的操作，且为简化说明，这些操作未在此处重复描述。方法110参考以下图2-8和图10进行描述。方法110通过提供具有第一区域54和第二区域56的半导体衬底52在22处开始。方法110包括通过在第一区域54上形成栅极堆叠件64和在第二区域56上形成栅极堆叠件64的操作24。方法110包括通过在第一区域54上形成第一s/d部件74和在第二区域56上形成第二s/d部件76的操作26。

然后方法110进行至通过使用第二核素实施金属离子注入的操作36。此情况下，使用作为离子注入掩膜的栅极堆叠件64和sti部件58将金属离子引进至s/d部件。方法110进行至通过使用第一核素(如硅、锗或其组合)实施pai工艺的操作34。方法110可以包括应用的退火工艺(如msa)，以消除或减少半导体结构20中的缺陷，如在操作36之后或在操作36和34之后的离子注入引起的缺陷。

其后，方法110进行至通过形成ild层78的操作28。操作28可以包括沉积和cmp。方法110可以进一步包括通过使用具有高k介电材料和金属电极的各自金属栅极替换栅极堆叠件的操作30。方法110也包括通过在ild层78中形成接触孔80的操作32。在一些示例中，接触孔通过sac工艺形成。然后，方法110进行至通过在第一和第二有源区中的s/d部件上形成硅化物部件的操作38，且可以进一步包括其他制造操作40。在操作38中，退火工艺被应用至具有硅的反应性金属以形成硅化物。特别是，第二核素由于扩散将重新分布，特别是在退火工艺期间。第二核素在第二半导体材料(如硅锗)中比在第一半导体材料(如硅)中扩散的快。第二核素将大体上分布在第一有源区54中的第一硅化物部件中，并大体上分布在第二有源区56中的第二s/d部件中。换句话说，第一msc部件92高于第二msc部件94，如图8所示。

图11是根据一些其他实施例构建的方法120的流程图。方法120具有和方法20中一些相似的操作，且为简化说明，这些操作未在此处重复描述。方法120参考以下图2-8和图11进行描述。方法120通过提供具有第一区域54和第二区域56的半导体衬底52在22处开始。方法120包括通过在第一区域54上形成栅极堆叠件64和在第二区域56上形成栅极堆叠件64的操作24。

方法120包括通过在第一区域54上形成第一s/d部件74的操作122。第一s/d部件74的形成与方法20中第一s/d部件74的形成相似。例如，当第一s/d部件74中的第一半导体材料不同于半导体衬底52中的半导体材料时，第一s/d部件74通过包括蚀刻以在第一有源区中凹陷半导体衬底的程序形成；且在凹槽中外延生长第一半导体材料(如碳化硅)。n型掺杂剂在外延生长期间可以被原位引进至第一s/d部件。

方法120也包括通过使用第二核素对第一s/d部件74实施第一金属离子注入的操作124。由于第一金属离子注入设计用于且仅应用于第一s/d部件74，且注入深度由注入偏置功率控制，这样第二核素即分布在第一s/d部件74的较浅部分中。在一些实施例中，图案化的掩膜通过光刻图案化和蚀刻在半导体衬底52上形成。图案化的掩膜覆盖第二有源区56并包括为第一金属离子注入暴露第一有源区54的开口。

在另一实施例中，第二核素在操作122的外延生长期间被引进至第一s/d部件74。此情况下，操作122的外延生长的气体也包括含第二核素的化学品。因此操作122和124组合在一起进行。特别是，在外延生长期间，气体包括含第一半导体材料的第一化学品；含n型掺杂剂的第二化学品；含第二核素的第三化学品。

方法120包括通过在第二区域56上形成第二s/d部件76的操作126。第二s/d部件76的形成与方法20中第二s/d部件76的形成相似。例如，当第二s/d部件76中的第二半导体材料不同于半导体衬底52的半导体材料时，第二s/d部件76通过包括蚀刻以在第二有源区中凹陷半导体衬底的程序形成；且在凹槽中外延生长第二半导体材料(如硅锗)。p型掺杂剂在外延生长期间可以被原位引进至第二s/d部件76。在本实施例中，第二半导体材料包括硅锗。

方法120也包括通过使用第二核素对第一s/d部件76实施第二金属离子注入的操作128。由于第二金属离子注入设计用于且仅应用于第二s/d部件76，且注入深度由注入偏置功率控制，这样第二核素即分布在第二s/d部件76的较深部分中。.在一些实施例中，图案化的掩膜通过光刻图案化和蚀刻在半导体衬底52上形成。图案化的掩膜覆盖第一有源区54并包括为第二金属离子注入暴露第二有源区56的开口。

在一些实施例中，第二核素在操作126的外延生长期间被引进至第二s/d部件76。此情况下，操作122的外延生长的气体也包括含第二核素的化学品。因此操作126和128组合在一起进行。特别是，在外延生长期间，气体包括含第二半导体材料的第一化学品；含p型掺杂剂的第二化学品；含第二掺杂核素的第三化学品。

在一些实施例中，第二金属离子注入使用的掺杂核素不同于在第一金属离子注入中使用的掺杂核素。选择第二金属离子注入中的掺杂核素以正确调整其功函数。

在一些实施例中，操作122到128的序列不同。例如，操作126和128在操作122和124之前实施。在一些实施例中，仅实施操作124和126其中之一。例如，仅第二s/d部件76具有通过第二p型掺杂剂和第二核素(如yb)原位掺杂的外延生长。

然后方法120进行至通过使用第一核素(如硅、锗或其组合)实施pai工艺的操作34。方法120可以包括应用的退火工艺(如msa)，以消除或减少半导体结构20中的缺陷，如在操作122-128之后或在操作34之后的离子注入引起的缺陷。

其后，方法120进行至通过形成ild层78的操作28。操作28可以包括沉积和cmp。方法120可以进一步包括通过使用具有高k介电材料和金属电极的各自金属栅极替换栅极堆叠件的操作30。方法120也包括通过在ild层78中形成接触孔80的操作32。在一些示例中，接触孔通过sac工艺形成。然后，方法120进行至通过在第一和第二有源区中的s/d部件上形成硅化物部件的操作38，且可以进一步包括其他制造操作40。在操作38中，退火工艺被应用至具有硅的反应性金属以形成硅化物。特别是，在外延生长期间，掺杂的核素将被分别直接引进或单独离子注入至第一和第二s/d部件；或者具有调谐第一和第二有源区中相应功函数的不同掺杂核素。

尽管所公开的方法(20、100、110或120)描述了具有降低接触电阻的接触部件的半导体结构50，以及根据各种实施例具有同等效果的方法，半导体结构50的其他组件(如栅极和s/d部件)可以具有不同配置且可以通过其他技术形成，如下文所述。

图12是根据一些实施例构建的制造半导体器件的方法150的一个实施例的流程图。图12-19是根据一些实施例构建的半导体结构200在不同制造阶段的剖面图。半导体结构200仅图示了一个栅极堆叠件。但是，应理解半导体结构200包括至少一个nfet的第一区域和至少一个pfet的第二区域。方法150包括将金属掺杂核素引进至nfet和pfet中的s/d部件内的各种途径(如方法20、100、110和120所述)，以便同时降低nfet和pfet的接触电阻。此类类似描述将不作重复说明，更多细节在其他组件的形成上提供，如半导体结构的栅极堆叠件和s/d部件。图20是根据一些实施例的半导体结构200中栅极堆叠件的剖面图。半导体结构200和其方法150参考图12到20共同描述。

参考图13，方法150通过提供半导体材料210在152处开始。半导体衬底210包括硅。或者，衬底210包括锗和硅锗。在其他实施例中，衬底210可以使用另一半导体材料，如刚石、碳化硅、砷化镓、磷砷化镓、砷化铝镓铟、铝砷化镓、镓铟磷或其他适当其中组合。

半导体衬底也包括各种掺杂功区，例如通过如离子注入等适当技术形成的n阱和p阱。半导体衬底210也包括形成在衬底中的各种隔离部件，例如浅沟槽隔离(sti)部件212，以限定有源区214并隔离有源区上的各种器件。sti功能的形成可包括在衬底上蚀刻沟槽，并通过二氧化硅、氮化硅或氮氧化硅等绝缘材料填充沟槽。填充的沟槽具有多层结构，例如使用氮化硅填充沟槽的的热氧化物衬垫层。在一个实施例中，sti结构可使用如下加工程序制造：生成垫氧化层，形成低压化学汽相沉积(lpcvd)氮化层，使用光刻胶和掩膜图案化sti开口，在衬底中蚀刻沟槽，可选地，生成热氧化物沟槽衬垫以完善沟槽交界面，使用化学汽相沉积氧化物填充沟槽，使用化学机械平坦化(cmp)加工进行磨光和平坦化。

在一些实施例中，半导体衬底210的顶部表面及sti部件212的顶部表面大体上共面，这产生共同顶部表面。这可作为平面结构。在其他实施例中，半导体衬底210的顶部表面及sti部件212的顶部表面不共面，这导致产生三维结构，例如图14中所图示的鳍片结构216。有源区214在sti部件212的顶部表面上面延伸，因此被称为鳍片结构。由此可见，各种器件在鳍片结构216上形成。特别是，场效应晶体管(fet)在鳍片结构216上形成且fet的相应的栅极与自鳍片结构的多个表面(顶部表面和侧壁)的沟道联接，从而增强器件性能。因此，在鳍片结构216上形成的fet被称为鳍式场效晶体管(finfet)。公开的结构200和其方法100为集成电路提供改进，尤其是finfet。

鳍片结构216可通过各种技术形成。在一些实施例中，鳍片结构216通过凹陷sti部件212形成，例如通过选择性蚀刻。在一些其他实施例中，鳍片结构216通过选择性外延生长(seg)形成。在seg工艺中，鳍片结构216利用与衬底210相同(如硅)或不同(如硅锗或碳化硅)的半导体材料形成，以进一步启动其他功能(如应变效应)。为简化说明，以下多数图仍使用平面结构。但是，不限于该平面结构。

仍然参考图13，掺杂阱218可以在一个或多个有源区214中形成。在一些实施例中，有源区214设计用于形成fet，例如p型fet(pfet)或n型fet(nfet)。在一些实施例中，pfet将在有源区214上形成，且掺杂阱218包括n型掺杂剂，例如含磷(p)。在一些实施例中，nfet将在有源区214上形成，且掺杂阱218包括分布在有源区中的p型掺杂剂，例如硼(b)。掺杂剂可以通过利用合适的掺杂工艺(如一个或多个离子注入)通过掩膜层的开口被引进至掺杂阱218。sti部件212进一步用于为预期有源区限定掺杂剂。在一些实施例中，nfet和pfet均形成衬底210，例如在互补金属氧化物半导体(cmos)电路中。

仍然参考图13，方法150进行至通过在半导体衬底210上形成一个或多个虚拟栅极堆叠件220的操作154。栅极堆叠件220包括栅极介电层222和栅极导电层224.栅极堆叠件220的形成包括沉积和图案化。图案化进一步包括光刻工艺和蚀刻。硬掩膜层可以进一步用于图案化所述栅极堆叠件220。

在如具有更多细节的左图13所示的一些实施例中，栅极介电层222包括在半导体衬底210上形成的高k介电材料层222a。覆盖层226可以在栅极介电层222上形成。作为栅极导电层的多晶硅层在覆盖层226上形成。栅极堆叠件222可以进一步包括在半导体衬底210和高k介电材料层222a之间插入的界面层(il)222b。

在实施例的深化中，界面层222b在形成高k介电材料层222a之前在衬底210上形成。界面层222b可以包括通过适当技术(如原子层沉积(ald)、热氧化或紫外线臭氧化)形成的二氧化硅。界面层厚度可以小于10埃。

高k介电层222a包括具有介电常数高于热氧化硅的介电材料，约高3.9。高k介电层222a通过合适的工艺(如ald)形成。形成高k介电材料层的其他方法包括金属有机源化学汽相沉积(mocvd)、物理气相沉积(pvd)、紫外线臭氧化或分子束外延(mbe)。在一个实施例中，高k介电材料包括二氧化铪(hfo2)。或者，高k介电材料层222a包括金属氮化物、金属硅酸盐或其他金属氧化物。

覆盖层226在高k介电材料层222a上形成。在一个实施例中，覆盖层226包括氮化钛(tin)。在另一实施例中，氮化钛层的厚度范围约在5埃到约20埃之间。覆盖层226可以选择地或还包括其他合适的材料。覆盖层226通过合适的技术形成，例如pvd。

多晶硅层224在覆盖层226上形成。多晶硅层224通过合适的技术形成，例如cvd。在一个实施例中，多晶硅层224为非掺杂型。在另一实施例中，多晶硅层224的厚度约在500埃到约1000埃之间。

图案化的掩膜可以进一步在多个栅极材料层上形成，并用作掩膜以形成栅极堆叠件220。图案化的掩膜在多晶硅层224形成。图案化的掩膜限定各种栅极区和各种将栅极堆叠件材料层暴露以去除的开口。图案化的掩膜包括硬掩膜，例如氮化硅和/或氧化硅，或者是可代替的光刻胶。在一个实施例中，图案化的掩膜层包括具有氮化硅和二氧化硅的图案化的硬掩膜层。举例言之，氮化硅层通过低压化学气象沉积法(lpvcd)工艺沉积在多晶硅层上。氮化硅和氧化硅层使用光刻工艺形成图案化的光致抗蚀剂层，并使用蚀刻工艺蚀刻光致抗蚀剂层的开口内的氧化硅和氮化硅得到进一步图案化。或者，其他介电材料可被用作图案化的掩膜。例如，氮氧化硅可被用作硬掩膜。在另一实施例中，图案化的掩膜层包括通过光刻工艺形成的图案化的光致抗蚀剂层。示例性光刻过程可包括光刻胶涂布、软烘、掩膜对准、曝光、曝光后烘烤、显影光刻胶和硬烘等处理步骤。光刻暴露工艺可以被其他适当的方法实施或代替，例如无掩模光刻、电子束书写、离子束写及分子烙印。

方法包括图案化栅极材料层。一个或多个蚀刻工艺通过图案化的掩膜应用至栅极材料层。蚀刻工艺可以包括干蚀刻、湿蚀刻或其组合，在其他示例中，蚀刻工艺可以包括有效蚀刻各种栅极材料层的步骤。

在一些其他实施例中，例如后高k工艺，高k介电层不是在虚拟栅极堆叠件220中形成。此情况下，栅极介电层222包括二氧化硅和包括多晶硅的栅极导电层224。沉积和图案化工艺与上述相似。

参考图15，方法150包括在衬底210中形成源极和漏极232的操作156。在操作106中，栅极间隔件232可以在栅极间隔件220的侧壁上形成。源极和漏极(s/d)230在衬底210上形成并由栅极堆叠件220插入。

在另一实施例中，半导体结构200可以进一步包括在衬底210上形成的具有相同类型导电性和较低掺杂浓度的漏极轻掺杂(ldd)部件232。ldd部件232和s/d230分别通过离子注入形成。随后进行一个或多个热退火工艺以启动掺杂核素。

栅极间隔件232包括一个或多个介电材料，例如二氧化硅、氮化硅、氮氧化硅或其组合。在一个实施例中，栅极间隔件232包括置于栅极堆叠件的侧壁上的密封间隔件，和置于密封间隔件上的主间隔件，其分别通过包括沉积和蚀刻的程序形成。

在一些实施例中，源极和漏极230包括通过适当的技术(如离子注入)引进至半导体衬底210的掺杂的掺杂核素。在一个实施例中，栅极堆叠件220在有源区内为n型场效应晶体管(nfet)配置，源极和漏极的掺杂剂为n型掺杂剂，如磷和砷。在另一个实施例中，栅极堆叠件在有源区内为p型场效应晶体管(pfet)配置，源极和漏极的掺杂剂为p型掺杂剂，如硼或镓。在另一实施例中，源极和漏极部件230包括统称为源极和漏极(s/d)部件的漏极轻掺杂(ldd)部件和源极/漏极重掺杂(hdd)部件。ldd部件和hdd部件分别通过离子注入形成。随后进行一个或多个热退火工艺以启动掺杂核素。

在一些实施例中，s/d部件230通过外延生长形成，以增强器件性能，例如提高迁移率的应变效应。在实施例的深化中，s/d部件230的形成包括选择性地蚀刻衬底210，形成如图16所示的凹槽236；且在凹槽236中外延生长半导体材料以形成源极和漏极230(例如图15中所示的)。

凹槽236可以采用如湿(和/或干)蚀刻工艺通过选择性地蚀刻衬底210形成。在实施例的深化中，栅极堆叠件220,。栅极间隔件234及sti212共同用作蚀刻的硬掩膜，从而在源极和漏极区形成凹槽236。在一些实施例中，蚀刻剂如四氟化碳(cf4)、氢氧化四甲铵(thma)、其他合适的蚀刻剂或其组合用于形成凹槽236。

其后，凹槽132通过在晶体结构中外延生长s/d部件230填充半导体材料。外延生长可以包括原位掺杂，以形成具有适当掺杂剂的s/d。在一些实施例中，外延生长是一个在外延生长期间包括蚀刻的选择性的沉积工艺，这样半导体材料即会大体上在凹槽236中的半导体表面上生长。特别是，选择性的沉积工艺包括刻蚀效果的氯并使沉积具有选择性。选择性的沉积工艺设计并调谐用于外延生长，这样s/d部件230即在包括以晶体结构的半导体材料的凹槽236中形成。半导体材料不同于衬底210的材料。例如，半导体材料包括碳化硅或硅锗，而衬底210为硅衬底。在一些实施例中，选择半导体材料以在沟道区中产生适当的应变效应，此应变效应可使载体迁移率增加。在一个示例中，有源区214用于pfet，半导体材料是s/d230的掺杂硼的硅锗，而衬底210为硅衬底。在另一示例中，有源区214用于nfet，半导体材料是s/d230的掺杂含磷的碳化硅，而衬底210为硅衬底。

参考图17，方法150进行至通过在衬底和栅极堆叠件220上形成内层介电(ild)240的操作158。ild240通过合适的技术沉积，例如cvd。ild240包括介电材料，例如二氧化硅、低k介电材料或其组合。其后，可以实施化学机械平坦化(cmp)工艺以平面化ild240的表面。在一个示例中，栅极堆叠件在随后的过程步骤由cmp工艺暴露。在另一个实施例中，图案化栅极堆叠件220的硬掩膜在上一操作中未被除去，cmp也同样除去硬掩膜。或者，cmp在硬掩膜上停止，且硬掩膜在其后通过蚀刻工艺除去。

参考图18，方法150进行至通过部分或完全去除栅极堆叠件220，产生栅极沟槽242的操作160。操作110包括一个或多个蚀刻步骤，选择性除去栅极导电层224的蚀刻步骤或者是通过例如一个或多个湿蚀刻、干蚀刻或其组合等合适的蚀刻工艺的栅极堆叠件220。

参考图19，方法150进行至通过形成一个或多个金属栅极堆250的操作162。操作162包括在栅极沟槽242中填充各种栅极材料层，并实施cmp工艺以去除过多的栅极材料，从而在栅极沟槽242中形成金属栅极250。在一些实施例中，例如后高k工艺，栅极材料层包括栅极介电层254和栅极导电层(或栅极电极)256。栅极介电层254包括高k介电材料。栅极导电层256包括金属。在一些实施例中，栅极导电层256包括多个层，例如覆盖层、功函数金属层、阻挡层及填充金属层(例如铝或钨)。栅极材料层可以进一步包括界面层252，例如在衬底210和高k介电材料之间插入的二氧化硅。界面层252是栅极介电层的一部分。各种栅极材料通过例如cvd、pvd、电镀、ald或其它合适的技术的沉积填充进栅极沟槽242中。

高k介电层252包括具有介电常数高于热氧化硅的介电材料，约高3.9。高k介电层252通过合适的工艺(如ald)形成。形成高k介电材料层的其他方法包括mocvd、pvd、紫外线臭氧化或mbe。在一个实施例中，高k介电材料包括二氧化铪(hfo2)。或者，高k介电材料层252包括金属氮化物、金属硅酸盐或其他金属氧化物。

在图20以剖面图图示的一个实施例中，栅极电极256包括覆盖层256a、阻挡层256b、功函数金属层256c、另一阻挡层256d盒填充金属层256e。在实施例的深化中，覆盖层256a包括通过适当沉积技术(如ald)形成的氮化钛、氮化钽或其他合适的材料。阻挡层256b包括通过适当沉积技术(如ald)形成的氮化钛、氮化钽或其他合适的材料。

功函数金属层256c包括金属导电层或具有适当功函数的金属合金，这样相应fet的器件性能即得到增强。功函数(wf)金属层256c不同于分别称为n型wf金属盒p型wf金属的pfet和nfet。wf金属的选择取决于在有源区214上形成的fet。例如，半导体结构200包括nfet的第一有源区214和pfet的另一有源区，因此，n型wf金属盒p型wf金属即分别在相应的栅极堆叠件中形成。特别是，n型wf金属是具有第一功函数的金属，这样相关nfet的阈值电压即降低。n型wf金属接近硅导带能量(ec)或较低功函数，展示电子更易逃逸。例如，n型wf金属具有约4.2ev或更小的功函数。p型wf金属是具有第二功函数的金属，这样相关pfet的阈值电压即降低。p型wf金属接近硅价带能量(ev)或更高功函数，展示核子的强大电子结合能。例如，p型功函数金属具有约5.2ev或更大的wf。

在一些实施例中，n型wf金属包括钽(ta)。在其他实施例中，n型wf金属包括钛铝(tial)、氮化钛铝(tialn)或其组合。在其他实施例中，n金属包括ta、tial、tialn、氮化钨(wn)或其组合。n型wf金属可以包括各种金属基膜，作为优化器件性能和处理兼容性的堆叠件。在一些实施例中，p型wf金属包括氮化钛(tin)或氮化钽(tan)。在其他实施例中，p金属包括tin、tan、氮化钨(wn)、钛铝(tial)或其组合。p型wf金属可以包括各种金属基膜，作为优化器件性能和处理兼容性的堆叠件。功函数通过合适的技术沉积，例如pvd。

阻挡层256d包括通过适当沉积技术(如ald)形成的氮化钛、氮化钽或其他合适的材料。在各种实施例中，填充金属层256e包括铝、钨或其他合适金属。填充金属层256e通过合适的技术沉积，例如pvd或电镀。

方法150进行至通过形成接触部件的操作162。操作162包括形成接触孔(如图1中的方法20的操作32)，通过将金属掺杂核素引进至s/d部件(如根据一些实施例形成msc部件92和94)降低接触电阻，形成硅化物部件(如图1中的方法20的操作38)及在接触孔中形成金属插塞(如通过金属沉积和cmp)。特别是，金属掺杂核素至s/d部件的引进可通过其中一个方法(20、100、110及120)实施。例如，msc部件可通过方法20中的操作36、方法100中的操作102、方法110中的操作36或方法120中的操作124和128形成。

可随后实施其他处理步骤形成功能电路。例如，互连结构在衬底上形成并设计用于联接各种晶体管和其他器件，以形成功能电路。互连结构包括各种导电部件，例如横向连接的金属布线和纵向连接的接头/通孔。各种互连部件可以实施包括铜、钨和硅化物在内各种导电材料。在一个实施例中，镶嵌工艺用于形成铜基多层互连结构。在另一个实施例中，钨用于在接触孔中形成钨插塞。

尽管仅图示了一个栅极堆叠件250，但是有多个栅极堆叠件在衬底210上形成，且各种相应nfet、pfet和其他电路器件在衬底210上形成。在一些实施例中，栅极堆叠件250在3d鳍片有源区上形成并且是finfet的一部分。

本公开不限制包括场效应晶体管的半导体结构的应用，例如金属氧化硅(mos)晶体管，且可被延伸至具有金属栅极堆叠件的其他集成电路。例如，半导体结构200可以包括动态随机存取存储器(dram)单元、单电子晶体管(set)和/或其他微电子器件(此处统称为微电子器件)。在另一实施例中，半导体结构200包括finfet晶体管。当然，本公开的方面也适用于和/或可适合于其他类型的晶体管，并可在多种不同应用中采用，包括传感器单元、存储单元、逻辑单元及其他。

尽管本公开的实施例已经详细描述，本技术领域人员应理解其可在不背离本公开的精神和范围的前提下进行各种更改、替换和变更。在一个实施例中，栅极电极可以选择地或还包括其他合适的金属。基础程序可以实施其他有效清洁程序。本公开的方法用于但不限制于形成一个晶体管，例如n型金属氧化物半导体场效应晶体管(nmosfet)。例如，多个nmosfet和多个p型金属氧化物半导体场效应晶体管(pmosfet)在同一衬底中形成，nmosfet和pmosfet在共同的程序中形成，其中一些部件分别形成。在具体例子中，n型wf在nmosfet区域中形成，而pmosfet区域覆盖n金属的沉积。

在另一实施例中，半导体衬底可以包括外延层。例如，衬底可以具有覆盖半导体的外延层。此外，衬底可以包括绝缘体半导体(soi)结构，例如隐埋介电层。或者，衬底可以包括隐埋介电层，例如隐埋氧化物(box)层，例如通过称为注氧隔离技术(simox)的方法、晶片键合、选择性外延生长或其他适当方法而形成。

本公开提供了一种半导体结构及其使用方法。半导体结构包括分别置于s/d部件上的nfe、pfet及接触部件。方法包括将金属核素引进至nfet的第一s/d部件上的第一硅化物部件，并将金属核素引进至pfet的第二s/d部件，两者均可降低接触电阻。金属核素包括镱(yb)、铒(er)、钇(y)、硒(se)、铂(pt)、钡(ba)或其组合。在一些实施例中，由于金属核素的偶极效应和不同半导体材料中的不同扩散行为，金属核素通过一个离子注入被引进至nfet和pfet，从而以不同水平为nfet和pfet分配金属核素。

各种优势可以在方法20(或100、或110或120)和半导体结构50的一个或多个实施例中展现。例如，通过对nfet区域和pfet区域实施一个离子注入工艺且无需其他图案化，接触电阻即降低且成本降低。在另一实施例中，所公开的方法和相应的结构适用于各种高级技术节点，例如10nm或比其更先进的技术节点，而现有方法在高级技术节点中经历了各种问题(如阈值电压变化和受限接触区域的约束)。

由此可见，根据一些实施例，本公开提供了一种方法。该方法包括提供一种半导体衬底，其具有第一区域和第二区域；在半导体衬底上的第一区域内形成第一栅极并在第二区域内形成第二栅极；在第一区域内利用半导体衬底中的n型掺杂剂形成第一半导体材料的第一源极/漏极部件；在第二区域内利用半导体衬底中的p型掺杂剂形成第二半导体材料的第二源极/漏极部件。第二半导体材料在组成上不同于第一半导体材料。本方法进一步包括形成第一源极/漏极部件的第一硅化物部件以及第二源极/漏极部件的第二硅化物部件；以及对第一和第二区域实施核素的离子注入工艺，从而将核素引入至第一硅化物部件和第二源极/漏极部件。

根据一些其他实施例，本公开提供了一种方法。该方法包括提供一种半导体结构，其具有第一区域和第二区域；使用n型掺杂剂在第一区域内的半导体衬底中形成第一半导体材料的第一掺杂部件；使用p型掺杂剂在第二区域内的半导体衬底中形成第二半导体材料的第二掺杂部件，其中第二半导体材料在组成上不同于第一半导体材料；并且使用镱(yb)对第一和第二区域实施离子注入工艺，从而将yb引入到第一掺杂部件的第一深度及第二掺杂部件的第二深度，其中第二深度大于第一深度。

根据一些实施例，本公开提供了一种半导体结构。该半导体结构包括半导体衬底，其具有第一区域和第二区域；第一源极/漏极部件在第一区域内的半导体衬底中形成，其中第一源极/漏极部件包括具有n型掺杂剂的第一半导体材料；第二源极/漏极部件在第二区域内的半导体衬底中形成，其中第二源极/漏极部件包括具有p型掺杂剂的第二半导体材料。且第二半导体材料在组成上不同于第一半导体材料；且第一硅化物部件置于第一源极/漏极部件上，第二硅化物部件置于第二源极/漏极部件上，其中第一硅化物部件由掺杂核素掺杂，且第二源极/漏极部件由掺杂核素掺杂。

根据本发明的一个方面，提供一种方法，包括：提供具有第一区域和第二区域的半导体衬底；在半导体衬底上在第一区域内形成第一栅极以及在第二区域内形成第二栅极；在第一区域内在半导体衬底中形成带有n型掺杂剂的第一半导体材料的第一源极/漏极部件，其中，第一源极/漏极部件被第一栅极插入；在第二区域内在半导体衬底中形成带有p型掺杂剂的第二半导体材料的第二源极/漏极部件，其中，第二源极/漏极部件被第二栅极插入，且第二半导体材料在组分上不同于第一半导体材料；为第一源极/漏极部件形成第一硅化物部件以及为第二源极/漏极部件形成第二硅化物部件；以及对第一区域和第二区域实施核素的离子注入工艺，从而将核素引入第一硅化物部件和第二源极/漏极部件。

根据本发明的一个实施例，对第一区域和第二区域实施核素的离子注入工艺包括在第一区域内在第一源极/漏极部件中较慢扩散核素，以及在第二区域内在第二源极/漏极部件中较快扩散核素。

根据本发明的一个实施例，对第一区域和第二区域实施核素的离子注入工艺包括实施退火工艺，以启动第一源极/漏极部件和第二源极/漏极部件以及扩散核素。

根据本发明的一个实施例，实施退火工艺包括实施毫秒退火(msa)工艺。

根据本发明的一个实施例，对第一区域和第二区域实施核素的离子注入工艺包括使用镱(yb)作为核素实施离子注入。

根据本发明的一个实施例，实施核素的离子注入工艺包括通过介于0.5kev和2.5kev的范围之间的能量以及介于5×10¹³cm^-2和10¹⁵cm^-2的范围之间的剂量实施镱离子注入。

根据本发明的一个实施例，对第一区域和第二区域实施核素的离子注入工艺包括通过选自由铒(er)、钇(y)、硒(se)、铂(pt)和钡(ba)组成的组的核素实施离子注入。

根据本发明的一个实施例，方法进一步包括在对第一区域和第二区域实施核素的离子注入工艺之前，对第二区域中的第一源极/漏极部件和第二源极/漏极部件实施预非晶化注入(pai)工艺。

根据本发明的一个实施例，实施预非晶化注入(pai)工艺包括通过选自由硅、锗及其组合组成的组的离子核素实施离子注入。

根据本发明的一个实施例，为第一源极/漏极部件形成第一硅化物部件以及为第二源极/漏极部件形成第二硅化物部件包括：在第一源极/漏极部件和第二源极/漏极部件上沉积钛膜；在钛膜上沉积氮化钛膜；以及使钛膜与第一区域中的第一半导体材料反应以及与第二区域中的第二半导体材料反应，从而在第一源极/漏极部件上形成第一硅化物部件以及在第二源极/漏极部件上形成第二硅化物部件。

根据本发明的一个实施例，其中，形成第一半导体材料的第一源极/漏极部件包括使用选自由硅和碳化硅组成的组的第一半导体材料形成第一源极/漏极部件；以及使用选自由硅锗和硅组成的组的第二半导体材料形成第二半导体材料的第二源极/漏极部件。

根据本发明的一个实施例，方法进一步包括使用自对准接触工艺形成与第一源极/漏极部件和第二源极/漏极部件对准的接触孔，自对准接触工艺包括使用栅极硬掩模和栅极间隔件作为共同蚀刻掩模实施蚀刻工艺。

根据本发明的另一方面，提供一种方法，包括：提供具有第一区域和第二区域的半导体衬底；在第一区域内在半导体衬底中形成带有n型掺杂剂的第一半导体材料的第一掺杂部件；在第二区域内在半导体衬底中形成带有p型掺杂剂的第二半导体材料的第二掺杂部件，其中，第二半导体材料在组分上不同于第一半导体材料；以及使用镱(yb)对第一区域和第二区域实施离子注入工艺，从而将镱引入第一掺杂部件的第一深度以及第二掺杂部件的第二深度，其中，第二深度大于第一深度。

根据本发明的一个实施例，方法进一步包括实施退火工艺以启动第一掺杂部件和第二掺杂部件以及扩散镱。

根据本发明的一个实施例，实施离子注入工艺包括通过介于0.5kev和2.5kev的范围之间的能量以及介于5×10¹³cm^-2和10¹⁵cm^-2的范围之间的剂量实施镱离子注入。

根据本发明的一个实施例，方法进一步包括：在使用镱实施离子注入工艺之前，对半导体衬底实施预非晶化注入(pai)工艺；以及在使用镱实施离子注入工艺之后，对半导体衬底实施毫秒退火(msa)工艺。

根据本发明的另一方面，提供一种半导体结构，包括：具有第一区域和第二区域的半导体衬底；在第一区域内形成在半导体衬底中的第一源极/漏极部件，其中，第一源极/漏极部件包括带有n型掺杂剂的第一半导体材料；在第二区域内形成在半导体衬底中的第二源极/漏极部件，其中，第二源极/漏极部件包括带有p型掺杂剂的第二半导体材料，并且第二半导体材料在组分上不同于第一半导体材料；以及设置在第一源极/漏极部件上的第一硅化物部件以及设置在第二源极/漏极部件上的第二硅化物部件，其中，第一硅化物部件由掺杂核素掺杂并且第二源极/漏极部件由掺杂核素掺杂。

根据本发明的一个实施例，掺杂核素为镱(yb)。

根据本发明的一个实施例，掺杂核素选自由铒(er)、钇(y)、硒(se)、铂(pt)和钡(ba)组成的组。

根据本发明的一个实施例，第一半导体材料选自由硅和碳化硅组成的组；以及第二半导体材料选自由硅锗和硅组成的组。

上文描述了多个实施例的特征。本领域的技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。