本发明涉及到一种沟槽结构肖特基半导体装置。
背景技术：
肖特基器件因其具有低开启压降和快速开关特性被广泛应用，已成为整流器件发展的重要趋势；肖特基器件也有反向阻断压降低、漏电流大和导通电阻大的缺点，应用范围受到限制。
人们提出了新结构用于改进肖特基的反向阻断特性，一类新结构在肖特基器件表面引入p型导电材料，改善了器件的反向阻断电压和漏电流特性，同时也在器件正向导通时引入少子，降低了器件的开关性能；第二类新结构在器件表面引入mis结构，通过将表面电势引入器件内部，以此提高器件反向阻断压降或者导通电阻，此方法因在器件内设置绝缘材料，使得器件的可靠性受到影响；第三类新结构在器件内引入p型导电材料，以此改变漂移区电场，提高器件的反向阻断电压，因需要多次外延制造工艺，带来器件的制造流程复杂和制造成本极大升高的问题。
技术实现要素：
本发明针对上述的一个或多个问题提出，提供一种沟槽结构肖特基半导体装置。
一种沟槽结构肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于漂移层中，沟槽内壁设置绝缘材料，沟槽内填充导电材料，导电材料包括为金属或掺杂多晶硅，沟槽底部位于漂移层中；多个第二导电半导体材料区，位于漂移层和衬底层之间，为第二导电半导体材料；肖特基势垒结，位于沟槽之间漂移层表面；肖特基势垒结下部漂移层的底部为第二导电半导体材料区，沟槽下部漂移层的底部为衬底层；上表面电极层，包括为金属，连接肖特基势垒结和沟槽内导电材料；下表面电极层，包括为金属，位于衬底层背部。第二导电半导体材料区的制造，可以先形成于衬底层表面部分区域，在衬底层表面外延生长漂移层，然后沟槽结构制造，在制造过程中，通过扩散在漂移层底部形成反型区，同时降低第二导电半导体材料区的有效p型杂质掺杂浓度。本发明的肖特基，在漂移层底部设置反型区，在反向偏压下，在沟槽底部形成极值电场，降低器件导通电阻，降低沟槽底部强电场，提高器件可靠性。
一种沟槽结构肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于漂移层中，沟槽内壁设置绝缘材料，沟槽内下部填充导电材料，沟槽内上部填充导电材料，沟槽内上部和下部导电材料通过绝缘层隔离，导电材料包括为金属或掺杂多晶半导体材料，沟槽底部位于漂移层中；第二导电半导体材料区，位于沟槽底部，临靠衬底层，为第二导电半导体材料；肖特基势垒结，位于沟槽之间漂移层表面；上表面电极层，包括为金属，连接肖特基势垒结和沟槽内上部导电材料；下表面电极层，包括为金属，位于衬底层背部。沟槽内上部和下部导电材料之间的绝缘层为第二绝缘材料，包括为氮化硅和陶瓷，第二绝缘材料为厚绝缘层，厚度大于一个微米。本发明的肖特基，在漂移层底部设置反型区，在反向偏压下，在沟槽底部形成极值电场，降低器件导通电阻，降低沟槽底部强电场，提高器件可靠性。
一种沟槽结构肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于漂移层中，沟槽侧壁设置绝缘材料，沟槽内下部填充导电材料，沟槽内上部填充导电材料，沟槽内上部和下部导电材料通过绝缘层隔离，导电材料包括为金属或掺杂多晶半导体材料，沟槽底部与衬底层相连，沟槽内下部填充导电材料与衬底层相连；第二导电半导体材料区，为第二导电半导体材料，临靠沟槽侧壁和漂移层，顶部不与漂移层表面相连为浮空结构，顶部不低于沟槽内下部导电材料，底部临靠衬底层；肖特基势垒结，位于沟槽之间漂移层表面；上表面电极层，包括为金属，连接肖特基势垒结和沟槽内上部导电材料；下表面电极层，包括为金属，位于衬底层背部。沟槽内上部和下部导电材料之间的绝缘层为第二绝缘材料，包括为氮化硅和陶瓷，第二绝缘材料为厚绝缘层，厚度大于一个微米。第二导电半导体材料区在反向偏压下，与漂移层形成电荷补偿，降低导通电阻，通过沟槽内下部导电材料，降低电荷补偿区底部的峰值电场，以此降低导通电阻，通过厚隔离绝缘层和电荷补偿结构，降低沟槽内绝缘层强电场，提高器件可靠性。
一种沟槽结构肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于漂移层中，沟槽侧壁设置绝缘材料，沟槽内下部填充半导体材料，包括为多晶硅和单晶半导体材料，沟槽内上部填充导电材料，沟槽内上部和下部导电材料通过绝缘层隔离，导电材料包括为金属或掺杂多晶半导体材料，沟槽内下部填充的第二导电半导体材料底部与漂移层相连；肖特基势垒结，位于沟槽之间漂移层表面；上表面电极层，包括为金属，连接肖特基势垒结和沟槽内上部导电材料；下表面电极层，包括为金属，位于衬底层背部。其中沟槽内下部填充半导体材料包括为第一导电半导体材料或为第二导电半导体材料，包括为高浓度掺杂半导体材料，半导体材料包括多晶硅。通过沟槽内下部半导体材料，降低沟槽底部绝缘层强电场，提高器件可靠性，通过在漂移层中设置底电场，降低导通电阻。
一种沟槽结构肖特基半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于漂移层中，沟槽侧壁设置绝缘材料，沟槽内下部填充金属，沟槽内上部填充导电材料，沟槽内上部导电材料和下部金属材料通过绝缘层隔离，导电材料包括为金属或掺杂多晶半导体材料，沟槽内下部填充的金属底部与漂移层相连；肖特基势垒结，位于沟槽之间漂移层表面；上表面电极层，为金属，连接肖特基势垒结和沟槽内上部导电材料；下表面电极层，为金属，位于衬底层背部。沟槽内下部填充金属包括为钨铂。本发明降低沟槽底部绝缘层强电场，提高器件可靠性，通过在漂移层中设置低电场，降低导通电阻。
附图说明
图1为本发明在衬底层表面设置反型区的肖特基剖面示意图。
图2为本发明设置浮空导电材料的肖特基剖面示意图。
图3为本发明设置浮空第二导电半导体材料的肖特基剖面示意图。
图4为本发明第二种设置浮空第二导电半导体材料的肖特基剖面示意图。
图5为本发明在沟槽内下部设置半导体材料的肖特基剖面示意图。
图6为本发明在沟槽内下部设置金属的肖特基剖面示意图。
其中，1、衬底层；2、漂移层；3、第二导电半导体材料区；4、多晶硅；5、绝缘材料；6、导电材料；7、氮化硅；8、肖特基势垒结；9、金属。
具体实施方式
图1为本发明的一种在衬底层表面设置反型区的肖特基剖面元胞示意图，包括：衬底层1，为高浓度掺杂n型半导体硅材料，漂移层2，位于衬底层1之上，为n型半导体硅材料，厚度为10微米；肖特基势垒结8，位于漂移层2之上；沟槽深度为5个微米，沟槽内壁设置绝缘材料5二氧化硅，沟槽内填充导电材料6高浓度掺杂多晶硅；漂移层与衬底层之间部分区域设置第二导电半导体材料区3，为p型硅材料，位于肖特基势垒结下部漂移层的底部，沟槽下部漂移层的底部为衬底层；在图1基础上，上表面设置上表面金属层，连接肖特基势垒结和沟槽内导电材料引出阳极，衬底层背面设置下表面金属层引出阴极。
图2为本发明设置浮空导电材料的肖特基元胞剖面示意图，包括：衬底层1，为高浓度掺杂n型半导体硅材料，漂移层2，位于衬底层1之上，为n型的半导体硅材料，厚度为10微米；肖特基势垒结8，位于漂移层2之上；沟槽深度为8个微米，沟槽内壁设置绝缘材料5二氧化硅，沟槽内上部和下部填充导电材料6高浓度掺杂多晶硅，之间通过厚氮化硅7隔离，厚度为1.5微米；沟槽底部区域设置第二导电半导体材料区3，为p型硅材料，与衬底层相连；在图2基础上，上表面设置上表面金属层，连接肖特基势垒结和沟槽内上部导电材料引出阳极，衬底层背面设置下表面金属层引出阴极。
图3为本发明设置浮空第二导电半导体材料的肖特基元胞剖面示意图，包括：衬底层1，为高浓度掺杂n型半导体硅材料，漂移层2，位于衬底层1之上，为n型的半导体硅材料，厚度为10微米；肖特基势垒结8，位于漂移层2之上；沟槽深度为10个微米，沟槽内壁设置绝缘材料5二氧化硅，沟槽内上部和下部填充导电材料6高浓度掺杂多晶硅，之间通过厚氮化硅7隔离，厚度为4微米，沟槽底部临靠衬底层；沟槽侧壁与漂移层之间设置第二导电半导体材料区3，为p型硅材料，底部与衬底层相连，顶部低于沟槽内上部导电材料；在图3基础上，上表面设置上表面金属层，连接肖特基势垒结和沟槽内上部导电材料引出阳极，衬底层背面设置下表面金属层引出阴极。图4肖特基元胞为在图3结构基础上，将第二导电半导体材料区3顶部设置高于氮化硅7，同时不与漂移层上表面接触。
图5为本发明在沟槽内下部设置半导体材料的肖特基元胞剖面示意图，包括：衬底层1，为高浓度掺杂n型半导体硅材料，漂移层2，位于衬底层1之上，为n型半导体硅材料，厚度为10微米；肖特基势垒结8，位于漂移层2之上；沟槽深度为8个微米，沟槽侧壁设置绝缘材料5二氧化硅，沟槽内上部填充导电材料6高浓度掺杂多晶硅，沟槽内下部填充p型多晶硅4，多晶硅4可以为轻掺杂也可以为重掺杂，沟槽内上下材料之间通过厚氮化硅7隔离，厚度为1.5微米，多晶硅4底部与漂移层接触；在图5基础上，上表面设置上表面金属层，连接肖特基势垒结和沟槽内上部导电材料引出阳极，衬底层背面设置下表面金属层引出阴极。
图6为本发明在沟槽内下部设置金属的肖特基元胞剖面示意图，包括：衬底层1，为高浓度掺杂n型半导体硅材料，漂移层2，位于衬底层1之上，为n型的半导体硅材料，厚度为10微米；肖特基势垒结8，位于漂移层2之上；沟槽深度为8个微米，沟槽侧壁设置绝缘材料5二氧化硅，沟槽内上部填充导电材料6高浓度掺杂多晶硅，沟槽内下部填充金属9，金属9为钨材料，沟槽内上下材料之间通过厚氮化硅7隔离，厚度为1.5微米，金属9底部与漂移层接触；在图6基础上，上表面设置上表面金属层，连接肖特基势垒结和沟槽内上部导电材料引出阳极，衬底层背面设置下表面金属层引出阴极。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。