半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

载流子迁移率对半导体结构的电学性能具有重要影响，人们经研究发现，在源漏掺杂区引入应力层，使源漏掺杂区对沟道产生应力，有利于减少载流子的有效质量以及各向异性散射几率，可提高载流子迁移率。其中，pmos区域上的应力层材料为压应力材料；nmos区域上的应力层材料为张应力材料。

所述应力层的形成依赖于不同材料的晶格常数的差异。以在锗硅衬底上生长硅层为例，由于硅的晶格常数小于锗硅合金的晶格常数，因而在锗硅衬底与硅层间存在晶格失配，硅层在平行衬底方向受到张应力，硅层的晶格被拉伸而形成应变硅层。

然而，尽管在半导体结构中引入应力层，半导体结构的性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，可避免应力层发生应力释放，从而改善半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底，所述衬底上具有凸出于衬底表面的鳍部，所述鳍部顶部表面具有至少一组堆叠结构，其中，每组堆叠结构的堆叠方向垂直于所述衬底表面，且每组堆叠结构包括第一牺牲层以及位于所述第一牺牲层顶部的半导体层；形成横跨所述堆叠结构的部分顶部和侧壁表面的伪栅；在所述伪栅两侧的堆叠结构内形成凹槽；形成填充满所述凹槽的第二牺牲层；在所述衬底上形成介质层，所述介质层覆盖所述第二牺牲层表面以及所述伪栅侧壁；去除所述伪栅，形成沟槽；去除所述第一牺牲层，在所述堆叠结构内形成孔洞；形成填充满所述沟槽的第一金属栅以及填充满所述孔洞的第二金属栅；形成所述第一金属栅以及第二金属栅后，去除所述第二牺牲层顶部的所述介质层，并去除所述第二牺牲层，在所述堆叠结构内形成开口；形成填充满所述开口的应力层。

可选的，形成所述第一金属栅以及所述第二金属栅的工艺包括退火处理。

可选的，所述退火处理的温度为800℃～1000℃。

可选的，所述第一金属栅的材料和第二金属栅的材料相同。

可选的，在同一道工艺步骤中，形成所述第一金属栅和第二金属栅。

可选的，在每组堆叠结构中，所述第一牺牲层厚度与所述半导体层厚度的比值为0.5～2。

可选的，形成所述第二牺牲层的工艺为选择性外延生长工艺。

可选的，所述第二牺牲层的材料为硅、锗、碳化硅或锗化硅。

可选的，形成所述应力层的工艺为选择性外延生长工艺。

可选的，所述衬底上还具有隔离层，所述隔离层覆盖所述鳍部的侧壁，且所述隔离层顶部与所述鳍部顶部齐平。

可选的，采用横向刻蚀工艺刻蚀去除所述第一牺牲层。

可选的，所述横向刻蚀工艺所采用的溶液包括盐酸，所述盐酸的质量分数为30％～90％，溶液温度为150℃～750℃。

可选的，所述衬底包括pmos区域和nmos区域；所述应力层包括位于所述pmos区域上的第一应力层以及位于所述nmos区域上的第二应力层；所述第一应力层的材料与所述第二应力层的材料不同。

可选的，所述第一应力层的材料为掺硼的锗化硅；所述第二应力层的材料为掺磷的硅。

可选的，在形成所述第一金属栅以及第二金属栅后，且在形成所述开口前，所述形成方法还包括：在所述介质层顶部及所述第一金属栅顶部形成绝缘层；去除所述第二牺牲层顶部的所述绝缘层，在所述介质层和所述绝缘层内形成贯穿所述介质层及所述绝缘层的通孔。

可选的，形成所述应力层后，所述形成方法还包括：在所述应力层表面形成硅化金属层；在所述硅化金属层上形成填充满所述通孔的导电层。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底上具有凸出于衬底表面的鳍部，所述鳍部顶部表面具有至少一组叠放单元，其中，每组叠放单元的堆叠方向垂直于所述衬底表面，且每组叠放单元包括第二金属栅以及位于所述第二金属栅顶部的半导体层；位于所述第一金属栅两侧的所述叠放单元内的牺牲层；位于所述衬底上的介质层，所述介质层覆盖所述牺牲层表面以及所述第一金属栅侧壁。

可选的，所述第一金属栅的材料和第二金属栅的材料相同。

可选的，在每组叠放单元中，所述第二金属栅厚度与所述半导体层厚度的比值为0.5～2。

可选的，所述衬底上还具有隔离层，所述隔离层覆盖所述鳍部的侧壁，且所述隔离层顶部与所述鳍部顶部齐平。

与现有技术相比，本发明的技术方案具有以下优点：

在伪栅两侧的堆叠结构内形成凹槽，并形成填充满凹槽的第二牺牲层；在衬底上形成介质层，介质层覆盖第二牺牲层表面和伪栅侧壁；接着形成所述第一金属栅以及第二金属栅，因而在形成第一金属栅和第二金属栅的过程中，所述凹槽内不存在应力层，而是被第二牺牲层填充满。在形成第一金属栅和第二金属栅后，去除第二牺牲层顶部的介质层，并去除第二牺牲层，形成开口，然后形成填充满开口的应力层。本发明将形成所述应力层的步骤安排在所述第一金属栅和第二金属栅的形成步骤之后进行，可避免应力层处于形成所述第一金属栅和第二金属栅的工艺环境中，从而防止应力层受到所述工艺环境的影响而造成的应力释放，保证应力层对沟道具有适当的应力作用，从而增强载流子迁移率，改善半导体结构的性能。

可选方案中，所述第一牺牲层厚度与所述半导体层厚度的比值为0.5～2，使得第一牺牲层厚度与半导体层厚度适中，在后续去除第一牺牲层形成孔洞过程中，能够避免所述半导体层厚度过薄而发生破裂；且后续会在孔洞中填充满第二金属栅，由于所述第一牺牲层厚度适中，使得相应形成的第二金属栅厚度适中。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6至图18是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；

图19至图25是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有半导体结构的性能仍有待提高。

现结合一种半导体结构的形成方法进行分析，图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：

参考图1，提供衬底11，所述衬底11上具有凸出于衬底11表面的鳍部20，所述鳍部20顶部表面具有至少一组堆叠结构30，其中，每组堆叠结构30的堆叠方向垂直于所述衬底11表面，且每组堆叠结构30包括第一牺牲层31以及位于所述第一牺牲层31顶部的半导体层32；在所述衬底11上还具有横跨所述堆叠结构30的部分顶部和侧壁表面的伪栅21。

参考图2，在所述伪栅21两侧的所述堆叠结构30内形成凹槽(未示出)；形成填充满所述凹槽的应力层50。

参考图3，在所述衬底11上形成介质层18，所述介质层18覆盖所述应力层50表面以及所述伪栅21侧壁。

参考图4，去除所述伪栅21(参考图3)，形成沟槽22；去除所述第一牺牲层31(参考图3)，在所述堆叠结构30内形成孔洞17。

参考图5，形成填充满所述沟槽22的第一金属栅41以及填充满所述孔洞17的第二金属栅42。

上述方法形成的半导体结构的性能差，分析其原因在于：

形成所述第一金属栅41和第二金属栅42的工艺环境导致所述应力层50发生应力释放，难以对沟道产生适当的应力作用，造成载流子迁移率低，半导体结构的性能差。

为了解决上述问题，本发明提供一种半导体结构及其形成方法。形成方法包括：提供衬底，所述衬底上具有凸出于衬底表面的鳍部，所述鳍部顶部表面具有至少一组堆叠结构，其中，每组堆叠结构的堆叠方向垂直于所述衬底表面，且每组堆叠结构包括第一牺牲层以及位于所述第一牺牲层顶部的半导体层；形成横跨所述堆叠结构的部分顶部和侧壁表面的伪栅；在所述伪栅两侧的堆叠结构内形成凹槽；形成填充满所述凹槽的第二牺牲层；在所述衬底上形成介质层，所述介质层覆盖所述第二牺牲层表面以及所述伪栅侧壁；去除所述伪栅，形成沟槽；去除所述第一牺牲层，在所述堆叠结构内形成孔洞；形成填充满所述沟槽的第一金属栅以及填充满所述孔洞的第二金属栅；形成所述第一金属栅以及第二金属栅后，去除所述第二牺牲层顶部的所述介质层，并去除所述第二牺牲层，在所述鳍部内形成开口；形成填充满所述开口的应力层。

本发明将形成所述应力层的步骤安排在所述第一金属栅和第二金属栅的形成步骤之后进行，可避免应力层处于形成所述第一金属栅和第二金属栅的工艺环境中，从而防止应力层受到所述工艺环境的影响而造成的应力释放，保证所述应力层对沟道具有适当的应力作用，从而增强载流子迁移率，改善半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图18为本发明一实施例提供的半导体结构形成过程的结构示意图。

参考图6，提供衬底110，所述衬底110上具有凸出于衬底110表面的鳍部120，所述鳍部120顶部表面具有至少一组堆叠结构130，其中，每组堆叠结构130的堆叠方向垂直于所述衬底110表面，且每组堆叠结构130包括第一牺牲层131以及位于所述第一牺牲层131顶部的半导体层132。

本实施例中，所述衬底110包括nmos区域ⅰ和pmos区域ⅱ。在所述nmos区域ⅰ上具有一个或多个所述鳍部120；在所述pmos区域ⅱ上具有一个或多个所述鳍部120。

本实施例中，所述堆叠结构130的组数为两组。在其他实施例中，所述堆叠结构130的组数可为一组，此外，所述堆叠结构130的组数还可大于两组。

所述第一牺牲层131的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述第一牺牲层131的材料为锗化硅。

所述半导体层132的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述半导体层132的材料为硅。

在每组堆叠结构130中，若所述第一牺牲层131厚度与所述半导体层132厚度的比值过大，后续去除所述第一牺牲层，形成孔洞，容易造成所述半导体层132的破碎；若所述第一牺牲层131厚度与所述半导体层132厚度的比值过小，后续形成填充满所述孔洞的第二金属栅，将造成所述第二金属栅过薄。本实施例中，所述第一牺牲层131厚度与所述半导体层132厚度的比值为0.5～2。

本实施例中，所述衬底110上还具有隔离层140，所述隔离层140覆盖所述鳍部120的侧壁，且所述隔离层140顶部与所述鳍部120顶部齐平。所述衬底110的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；此外，所述衬底110还可为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底110为硅衬底。

所述鳍部120的材料与所述衬底110的材料相同。本实施例中，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。

参考图7，形成横跨所述堆叠结构130的部分顶部和侧壁表面的伪栅210。

所述伪栅210为后续形成第一金属栅占据空间位置。

后续去除所述伪栅，形成沟槽，因而所述伪栅210的材料需为易去除材料。具体的，所述伪栅210的材料为非晶硅、非晶锗或无定形碳。本实施例中，所述伪栅210的材料为非晶硅。

参考图8，在所述伪栅210两侧的所述堆叠结构130内形成凹槽(未示出)；形成填充满所述凹槽的第二牺牲层160。

形成所述凹槽的工艺包括光刻和刻蚀工艺，具体为：在所述衬底110上形成覆盖所述伪栅210及所述堆叠结构130表面的光刻胶层(未示出)；以所述光刻胶层为掩膜，刻蚀所述伪栅210两侧的所述堆叠结构130，直至露出所述鳍部120顶部，形成所述凹槽；去除所述光刻胶层。

所述第二牺牲层160的材料为硅、锗、碳化硅或锗化硅。本实施例中，所述第二牺牲层160的材料为硅。

本实施例中，形成所述第二牺牲层160的工艺为选择性外延生长工艺。

后续去除所述第一牺牲层131，保留所述半导体层132，在鳍部120内形成孔洞。所述第二牺牲层160可为保留下的所述半导体层132提供支撑，避免所述半导体层132崩塌。

参考图9，在所述衬底110上形成介质层310，所述介质层310覆盖所述第二牺牲层160表面以及所述伪栅210侧壁。

本实施例中，所述介质层310顶部与所述伪栅210顶部齐平。在其他实施例中，所述介质层覆盖所述伪栅顶部。

所述介质层310的材料为绝缘材料。本实施例中，所述介质层310的材料为氧化硅。在其他实施例中，所述介质层的材料还可为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

形成所述介质层310的工艺为原子层沉积工艺，采用原子层沉积工艺形成的所述介质层310在拐角处具有较好的台阶覆盖性，形成质量高。

参考图10，去除所述伪栅210(参考图9)，形成沟槽220。

去除所述伪栅210后，所述堆叠结构130侧壁表面被暴露出来，便于后续去除所述第一牺牲层131。

参考图11，去除所述第一牺牲层131(参考图10)，在所述堆叠结构130(参考图10)内形成孔洞170。

所述孔洞170为后续形成第二金属栅提供空间。

本实施例中，采用横向刻蚀工艺刻蚀去除所述第一牺牲层131，所述横向刻蚀工艺所采用的溶液包括盐酸，所述盐酸的质量分数为30％～90％，溶液温度为150℃～750℃。

当所述鳍部120顶部具有一组堆叠结构130时，所述孔洞170位于所述半导体层132和所述鳍部120顶部之间；当所述鳍部120顶部具有多组堆叠结构130时，根据所述孔洞170的位置可将所述孔洞170分为两类，其中，一类所述孔洞170位于所述半导体层132和所述鳍部120顶部之间，另一类所述孔洞170位于相邻所述堆叠结构130的所述半导体层132之间。

在去除所述第一牺牲层131的过程中，所述第二牺牲层160为所述半导体层132提供支撑，避免所述半导体层132崩塌。

参考图12，形成填充满所述沟槽220的第一金属栅410以及填充满所述孔洞170的第二金属栅420。

所述第一金属栅410的材料为cu、w、al或ag。本实施例中，所述第一金属栅410的材料为cu。

所述第二金属栅420的材料为cu、w、al或ag。本实施例中，所述第二金属栅420的材料为cu。

本实施例中，所述第一金属栅410的材料和第二金属栅420的材料相同，因而可在同一道工艺步骤中，形成所述第一金属栅410和第二金属栅420。

形成所述第一金属栅410以及所述第二金属栅420的工艺包括退火处理。若所述退火处理的温度过高，所述第一金属栅410和第二金属栅420变形严重；若所述退火处理的温度过低，所述第一金属栅410和第二金属栅420内具有大量组织缺陷。本实施例中，所述退火处理的温度为800℃～1000℃。

由于在形成所述第一金属栅410以及第二金属栅420时，所述凹槽内不存在应力层，而是被第二牺牲层160填充满，因而可防止应力层在所述退火处理过程中发生应力释放。

后续去除所述第二牺牲层160，在所述鳍部120内形成开口，并形成填充满所述开口的应力层。本实施例中，参考图13，在形成所述开口前，所述形成方法还包括：在所述介质层310顶部及所述第一金属栅410顶部形成绝缘层320。

所述绝缘层320有助于后续在所述第一金属栅410顶部形成导电通路。

所述绝缘层320的材料为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述绝缘层320的材料为氧化硅。

后续去除所述第二牺牲层，在所述鳍部内形成开口；形成填充满所述开口的应力层。所述应力层包括位于所述pmos区域上的第一应力层以及位于所述nmos区域上的第二应力层。本实施例中，先形成所述第一应力层，后形成所述第二应力层。下面结合图14至图17，对所述第一应力层以及第二应力层的形成步骤进行详细的说明。

参考图14，去除所述pmos区域ⅱ上的所述第二牺牲层160(参考图13)顶部的所述介质层310，并去除所述第二牺牲层160，在所述堆叠结构130内形成第一开口(未示出)；形成填充满所述第一开口的第一应力层510。

所述第一应力层510的材料为张应力材料，本实施例中，所述第一应力层510的材料为掺硼的锗化硅。

本实施例中，在形成所述第一开口前，所述形成方法还包括：去除所述第二牺牲层160顶部的所述绝缘层320，在所述介质层310和所述绝缘层320内形成贯穿所述介质层310及所述绝缘层320的第一通孔610。

参考图15，在所述第一应力层510上形成填充满所述第一通孔610(参考图14)的第三牺牲层710。

所述第三牺牲层710的材料为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第三牺牲层710的材料为氮氧化硅。

参考图16，去除所述nmos区域ⅰ上的所述第二牺牲层160(参考图15)顶部的所述介质层310，并去除所述第二牺牲层160，在所述鳍部内形成第二开口(未示出)；形成填充满所述第二开口的第二应力层520。

所述第二应力层520的材料为张应力材料，本实施例中，所述第二应力层520的材料为掺磷的硅。

本实施例中，在形成所述第二开口前，所述形成方法还包括：去除所述第二牺牲层160顶部的所述绝缘层320，在所述介质层310和所述绝缘层320内形成贯穿所述介质层310及所述绝缘层320的第二通孔620。

参考图17，在所述第二应力层520上形成填充满所述第二通孔620(参考图16)的第四牺牲层720。

所述第四牺牲层720的材料为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第四牺牲层720的材料为氮氧化硅。

前述形成填充满所述沟槽220的第一金属栅410(参考图12)以及填充满所述孔洞170的第二金属栅420，形成所述应力层的步骤安排在所述第一金属栅410和第二金属栅420的形成步骤之后进行，可避免应力层处于形成所述第一金属栅410和第二金属栅420的工艺环境中，从而防止应力层受到所述工艺环境的影响而造成的应力释放，保证应力层对沟道具有适当的应力作用，从而增强载流子迁移率，改善半导体结构的性能。

参考图18，形成所述应力层后，所述形成方法还包括：在所述第一应力层510和第二应力层520表面形成硅化金属层810；在所述硅化金属层810上形成填充满所述第一通孔610(参考图14)及第二通孔620(参考图16)的导电层820。

本实施例中，形成所述硅化金属层810的方法步骤为：去除所述第三牺牲层710(参考图17)和第四牺牲层720(参考图17)，露出所述第一应力层510表面以及第二应力层520表面；在所述第一应力层510表面和第二应力层520表面形成金属膜(未示出)；对所述金属膜进行退火处理，形成硅化金属层810。

所述金属膜的材料为ti、ni或co。本实施例中，所述金属膜的材料为ti。

所述导电层820的材料为cu、w、al或ag。本实施例中，所述导电层820的材料为w。

在本发明另一实施例中，形成所述第一金属栅410和第二金属栅420后，即进行去除所述第二牺牲层的步骤，形成所述绝缘层的步骤安排在形成第四牺牲层的步骤之后进行。下面参考图19及图25，对本实施例中，形成所述第一金属栅410和第二金属栅420后的步骤进行详细的说明，形成所述第一金属栅410和第二金属栅420之前的步骤与前一实施例相同，不再赘述。

参考图19，形成所述第一金属栅410和第二金属栅420后，去除所述pmos区域ⅱ上的所述第二牺牲层160(参考图13)顶部的所述介质层310，形成贯穿所述介质层310厚度的第一通孔611；去除所述第二牺牲层160，在所述堆叠结构130内形成第一开口(未示出)；形成填充满所述第一开口的第一应力层510。

参考图20，在所述第一应力层510上形成填充满所述第一通孔611的第三牺牲层711。

参考图21，去除所述nmos区域ⅰ上的所述第二牺牲层160(参考图20)顶部的所述介质层310，形成贯穿所述介质层310厚度的第二通孔621，并去除所述第二牺牲层160，在所述鳍部内形成第二开口(未示出)；形成填充满所述第二开口的第二应力层520。

参考图22，在所述第二应力层520上形成填充满所述第二通孔的第四牺牲层721。

参考图23，在所述介质层310顶部、所述第一金属栅410顶部、所述第三牺牲层711顶部以及所述第四牺牲层721顶部形成绝缘层321。

参考图24，去除位于所述第一应力层510顶部的所述绝缘层321以及所述第三牺牲层711，形成第三通孔631；去除位于所述第二应力层520顶部的所述绝缘层以及所述第四牺牲层721，形成第四通孔641。

参考图25，在所述第一应力层510和第二应力层520表面形成硅化金属层811；在所述硅化金属层810上形成填充满所述第三通孔631及第四通孔641的导电层821。

在本发明再一实施例中，形成所述第一金属栅和第二金属栅后，即进行去除所述第二牺牲层的步骤，在所述第一应力层和第二应力层表面形成顶部与所述介质层顶部齐平的导电层后，在所述导电层顶部、所述介质层顶部、以及所述第一金属栅顶部形成绝缘层；在所述绝缘层内形成洞槽，所述洞槽露出所述导电层顶部；形成填充满所述洞槽的导通层，所述导通层的材料为金属材料。

另外，在本发明又一实施例中，形成所述第一应力层后，即进行在所述第一应力层表面形成硅化金属层及导电层的步骤，同样的，在形成所述第二应力层后，即进行在所述第二应力层表面形成硅化金属层及导电层的步骤，从而省去形成第三牺牲层和第四牺牲层的步骤。

综上，在形成所述第一金属栅410以及第二金属栅420时，在所述凹槽内不存在应力层，而是填充满第二牺牲层160。在形成第一金属栅410和第二金属栅420后，去除第二牺牲层160，形成开口，然后形成填充满开口的应力层。本发明将形成所述应力层的步骤安排在所述第一金属栅410和第二金属栅420的形成步骤之后进行，可避免应力层处于形成所述第一金属栅410和第二金属栅420的工艺环境中，从而防止应力层受到所述工艺环境的影响而造成的应力释放，保证应力层对沟道具有适当的应力作用，从而增强载流子迁移率，改善半导体结构的性能。

参考图12，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：衬底110，所述衬底110上具有凸出于衬底110表面的鳍部120，所述鳍部120顶部表面具有至少一组叠放单元，其中，每组叠放单元的堆叠方向垂直于所述衬底110表面，且每组叠放单元包括第二金属栅420以及位于所述第二金属栅420顶部的半导体层132；位于所述第一金属栅410两侧的所述叠放单元内的牺牲层；位于所述衬底110上的介质层310，所述介质层310覆盖所述牺牲层表面以及所述第一金属栅410侧壁。

本实施例中，所述叠放单元的组数为两组。在其他实施例中，所述叠放单元的组数可为一组，此外，所述叠放单元的组数还可大于两组。

本实施例中，在每组叠放单元中，所述第二金属栅420厚度与所述半导体层132厚度的比值为0.5～2。

所述第一金属栅410的材料为cu、w、al或ag。本实施例中，所述第一金属栅410的材料为cu。

所述第二金属栅420的材料为cu、w、al或ag。本实施例中，所述第二金属栅420的材料为cu。

本实施例中，所述衬底110上还具有隔离层140，所述隔离层140覆盖所述鳍部120的侧壁，且所述隔离层140顶部与所述鳍部120顶部齐平。

后续对所述半导体结构进行工艺操作：去除所述牺牲层顶部的所述介质层，并去除所述牺牲层，在所述堆叠结构内形成开口；形成填充满所述开口的应力层。可避免应力层处于形成所述第一金属栅和第二金属栅的工艺环境中，从而防止应力层受到所述工艺环境的影响而造成的应力释放，保证应力层对沟道具有适当的应力作用，从而增强载流子迁移率，改善半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。