一种III‑V族环栅场效应晶体管的制作方法

本实用新型涉及半导体集成技术领域，具体涉及一种III-V族环栅场效应晶体管。

背景技术：

随着器件的特征尺寸等比例缩小，硅基CMOS器件的性能和集成电路的集成度得到了巨大的提升。当CMOS技术进入45纳米技术节点后，传统的硅基CMOS器件已经满足不了对半导体性能上的需求，引入新材料、新结构已经成为后摩尔时代的解决方案之一。III-V族半导体材料具有高电子迁移率，较宽的禁带宽度等特点成为了CMOS器件沟道材料的首选之一。同时，当器件尺寸进入22纳米技术节点以后，器件的短沟效应、源漏穿通和量子效应等因素严重影响CMOS器件的各项性能。双栅、Fin以及环栅结构的半导体场效应晶体管比传统的平面器件在抑制短沟效应上有更大的优势。因此，将III-V族材料和新型的结构在制作工艺上进行结合，能够充分发挥III-V族材料的材料特性和提高CMOS器件的直流特性，以满足高性能III-V族CMOS的技术要求。

技术实现要素：

本实用新型提供一种III-V族环栅场效应晶体管，以III-V族化合物半导体材料作为沟道材料，采用环栅器件结构，能够有效提高III-V族MOS器件的栅控能力和电流驱动能力。

本实用新型是通过以下技术方案实现的：

一种III-V族环栅场效应晶体管，包括晶体管本体，所述晶体管本体由单晶衬底、隔离层、键合金属层、第一栅金属层、第一栅介质层、第一界面控制层、III-V族半导体沟道层、第二界面控制层、III-V族半导体源漏层、界面控制层侧墙、第二栅介质层、第二栅金属层和源漏金属层组成；单晶衬底、隔离层、键合金属层、第一栅金属层、第一栅介质层、第一界面控制层、III-V族半导体沟道层、第二界面控制层和III-V族半导体源漏层从下至上依次叠放，形成键合体；键合体上部的中间部分刻蚀出剖面呈凹字形的凹槽，凹槽的上部即沟道区域刻蚀至键合体的第二界面控制层之上，凹槽的侧部即源漏区域刻蚀至键合体的第一栅介质层之上；界面控制层侧墙设置在凹槽的侧壁两侧；第二栅介质层覆盖在凹槽外侧的中间部分，第二栅金属层覆盖在第二栅介质层上；源漏金属层覆盖在III-V族半导体源漏层上。

上述方案中，界面控制层侧墙的材料与第一界面控制层和第二界面控制层的材料相同。

上述方案中，第二栅介质层和第二栅金属层的覆盖面积一致。

上述方案中，源漏金属层覆盖在III-V族半导体源漏层上方的外侧部分，即2个源漏金属层之间的距离大于2个III-V族半导体源漏层之间的距离。

与现有技术相比，本实用新型具有如下特点：

1、采用III-V族半导体材料作为沟道材料，用埋沟道结构加入界面控制层可以有效减少沟道散射，提高沟道载流子迁移率高；

2、采用环栅结构可以有效提高MOSFET器件的栅控能力和电流驱动能力，能够有效抑制器件的短沟道效应和DIBL效应；

3、环栅场效应晶体管可以集成在硅衬底上，可以与其它硅基CMOS集成器件实现单片集成；

4、提供的III-V族环栅场效应晶体管能够满足III-V族CMOS在数字电路中的应用。

附图说明

图1为本实用新型所提供的III-V族环栅场效应晶体管的结构示意图；

图2为在单晶衬底沉积依次所述隔离层和所述键合金属层后形成的所述第一键合片的结构示意图；

图3为所述III-V族半导体外延衬底上形成所述栅介质层、栅金属层和所述键合金属层后经过化学机械抛光的结构示意图，也为第二键合片的结构示意图；

图4为所述第二键合片倒扣在第一键合片后的键合片的结构示意图；

图5为在所述键合片上去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图；

图6为将所述去除部分所述III-V族半导体源漏层的材料层，形成长方体的沟道区的结构示意图；

图7为在所述长方体的沟道区的截面示意图；

图8为形成所述长方体的沟道区形成在界面控制层侧墙后的结构示意图；

图9为形成所述长方体的沟道区形成在界面控制层侧墙后的截面示意图；

图10为沟道区形成所述栅介质层和栅金属层后的结构示意图；

图11为沟道区形成所述栅介质层和栅金属层后的截面示意图。

图中标号：101、单晶衬底；102、隔离层；103、键合金属层；104a、第一栅金属层；104b、第二栅金属层；105a、第一栅介质层；105b、第二栅介质层；106a、第一界面控制层；106b、第二界面控制层；107、III-V族半导体沟道层；108、III-V族半导体源漏层；109、源漏金属层；110、界面控制层侧墙；111、III-V族半导体层。

具体实施方式

一种III-V族环栅场效应晶体管，如图1所示，由单晶衬底101、隔离层102、键合金属层103、第一栅金属层104a、第一栅介质层105a、第一界面控制层106a、III-V族半导体沟道层107、第二界面控制层106b、III-V族半导体源漏层108、界面控制层侧墙110、第二栅介质层105b、第二栅金属层104b和源漏金属层109组成。

单晶衬底101、隔离层102、键合金属层103、第一栅金属层104a、第一栅介质层105a、第一界面控制层106a、III-V族半导体沟道层107、第二界面控制层106b和III-V族半导体源漏层108从下至上依次叠放，形成键合体。

键合体上部的中间部分刻蚀出剖面呈凹字形的凹槽，凹槽的上部即源漏区域刻蚀至键合体的第二界面控制层106b之上，凹槽的侧部即沟道区域刻蚀至键合体的第一栅介质层105a之上。

界面控制层侧墙110设置在凹槽的侧壁两侧。界面控制层侧墙110的材料与第一界面控制层106a和第二界面控制层106b的材料相同。

第二栅介质层105b覆盖在凹槽外侧的中间部分，第二栅金属层104b覆盖在第二栅介质层105b上。第二栅介质层105b和第二栅金属层104b的覆盖面积一致，且均与III-V族半导体源漏层108、第二界面控制层106b、III-V族半导体沟道层107和第一界面控制层106a不相接并保持一定距离。

源漏金属层109覆盖在III-V族半导体源漏层108上。源漏金属层109仅覆盖在III-V族半导体源漏层108上方的外侧部分，即2个源漏金属层109之间的距离大于2个III-V族半导体源漏层108之间的距离。

在本实用新型中，单晶衬底101为单晶硅，厚度为350微米。隔离层102为二氧化硅，隔离层102的厚度为100纳米。键合金属层103从下之上为钛和金的叠层，键合金属层103中钛的厚度为10纳米，金的厚度为40纳米。第一栅金属层104a从下之上为金和氮化钛的叠层，第一栅金属层104a中金的厚度最薄处为30纳米，氮化钛的厚度为20纳米。第一栅介质层105a和第二栅介质层105b为三氧化二铝，厚度为3纳米。第一界面控制层106a和第二界面控制层106b为磷化铟，厚度为2纳米。III-V族半导体沟道层107为铟镓砷层，其中铟镓砷的原子比值铟：镓：砷＝0.53：0.47：1，厚度为5纳米。界面控制层侧墙110为磷化铟，厚度为2纳米。第二栅金属层104b从下之上为氮化钛和金的叠层，第二栅金属层104b金的厚度最薄处为30纳米，氮化钛的厚度为20纳米。III-V族半导体源漏层108为硅掺杂的铟镓砷层，其中铟镓砷的原子比值为铟：镓：砷＝0.53：0.47：1，厚度为40纳米。源漏金属层109为从下之上为钼/钛/金的叠层，厚度分别为30/30/400纳米。

一种III-V族环栅场效应晶体管的制备方法，包括如下步骤：

步骤1：在单晶衬底101上生成隔离层，在隔离层102上沉积键合金属层103，从而形成第一键合片。如图2所示。

上述隔离层102的沉积方法包括原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种沉积方法。在本实用新型优选实施例中，隔离层102的沉积方法为等离子增强化学气相沉积。

上述键合金属层103的沉积方法包括磁控溅射、电子束蒸发中的一种或两种相结合。在本实用新型优选实施例中，键合金属层103的沉积方法为电子束蒸发。

步骤2：制备III-V族半导体外延衬底，该III-V族半导体外延衬底从下至上依次为III-V族半导体层111、III-V族半导体源漏层108、第二界面控制层106b、III-V族半导体沟道层107和第一界面控制层106a。

步骤3：在III-V族半导体外延衬底上沉积第一栅介质层105a，在第一栅介质层105a上沉积第一栅金属层104a，在第一栅金属层104a上沉积键合金属层103，沉积完成后通过化学机械抛光的方式对其进行平坦化处理，从而形成第二键合片。如图3所示。

上述第一栅介质层105a采用原子层沉积的方法沉积。

上述第一栅金属层104a采用溅射、蒸发或原子层沉积的方式沉积。在本实用新型优选实施例中，采用原子层沉积的方式沉积第一栅金属层104a。

键合金属层103的沉积方法包括磁控溅射、电子束蒸发中的一种或两种相结合。在本实用新型优选实施例中，键合金属层103的沉积为电子束蒸发。

步骤3：将第一键合片的键合金属层103和第二键合片的键合金属层103相对，采用键合的方式将第一键合片和第二键合片键合在一起，形成键合体。如图4所示。

键合时让第一键合片位于第二键合片之下，所采用的键合方式为金属-金属键合。

步骤4：去除键合体上的III-V族半导体层111，直至III-V族半导体源漏层108停止。如图5所示。

键合完成后，采用干法刻蚀或湿法腐蚀的方式去除III-V族半导体外延衬底上的III-V族半导体层111。在本实用新型优选实施例中，采用湿法腐蚀的方式去除III-V族半导体外延衬底上的III-V族半导体111。

步骤5：在键合体上刻蚀出剖面呈凹字形的凹槽，即：去除键合体上壁的中间部分的III-V族半导体源漏层108，形成长方体的源漏区域，此外去除键合体侧壁的中间部分的第一界面控制层106a、第二界面控制层106b和III-V族半导体沟道层107，形成沟道区域源漏区域。如图6和7所示。

采用光刻或干法刻蚀的方式去除部分III-V族半导体源漏层108。

采用光刻或干法刻蚀的方式刻出界面控制层106b的上表面，界面控制层106b、III-V族半导体沟道层107和界面控制层106a的侧壁。

步骤6：在凹槽的两侧形成在界面控制层侧墙110。如图8和9所示。

界面控制层侧墙110和第一界面控制层106a和第二界面控制层106b的材料相同，采用MBE的方法实现。

步骤7：在第二界面控制层106b和界面控制层侧墙110的材料层上形成第二栅介质层105b，并在第二栅介质层105b上形成第二栅金属层104b。如图10和11所示。

采用原子层沉积的方式沉积第二栅介质层105b。

采用溅射、蒸发或原子层沉积的方式沉积第二栅金属层104b。在本实用新型优选实施例中，采用原子层沉积的方式沉积第二栅金属层104b。

步骤8：在III-V族半导体源漏层108上形成源漏金属层109。如图1所示。

首先，采用溅射、蒸发或原子层沉积的方式在III-V族半导体源漏层108上沉积源漏金属层109的材料层。在本实用新型优选实施例中，采用溅射的方式沉积源漏金属层109的材料层。然后，再采用光刻、剥离、干法刻蚀或湿法腐蚀的方式去除多余的源漏金属层109的材料层，形成源漏金属层109。

以上仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。