一种基于深槽工艺的高压分离栅器件结构的制作方法

本发明涉及一种分离栅MOSFET器件结构，尤其一种基于深槽工艺的高压分离栅MOSFET器件结构，属于MOSFET技术领域。

背景技术：

金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。目前，普通分离栅MOSFET结构为实现源极导电多晶硅（source poly）和栅极导电多晶硅（gate poly）的隔离，使栅极导电多晶硅延伸到漂移区，并在栅极和底部的漏极中间通过接地的源区达到屏蔽的作用，这种器件结构可以获得很低的栅漏电容Cgd（或者说是栅漏电荷Qgd），提高器件的工作速度，降低开关损耗，如图1所示，为现有普通分离栅MOSFET器件的剖面结构示意图；

但是对于分离栅MOS器件来说，器件的耐压能力有限，限制了分离栅器件的适用范围，因此，设计一款适用于高压器件的分离栅器件是非常必要的。

技术实现要素：

本发明的目的在于克服现有分离栅MOSFET器件缺点的基础上，提出一种基于深槽工艺的高压分离栅MOSFET器件结构，通过在深沟槽下方的第一导电类型外延层内设置第二导电类型阱区，能有效提高器件的耐高压特性，适应范围广，安全可靠。

为实现以上技术目的，本实用新型的技术方案是：一种基于深槽工艺的高压分离栅MOSFET器件结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，所述MOSFET器件单元体包括半导体基板，所述半导体基板具有两个相对应的主面，两个主面包括第一主面以及与第一主面相对应的第二主面，第一主面与第二主面间包括第一导电类型外延层与第一导电类型衬底，所述第一导电类型衬底位于第一导电类型外延层的下方且邻接，所述第一主面为第一导电类型外延层的上表面，所述第二主面为第一导电类型衬底的下表面，所述第一导电类型外延层表面设有第二导电类型第一阱区，所述第二导电类型第一阱区内设有若干个均匀分布的沟槽，所述沟槽从第二导电类型第一阱区的表面沿着第一主面指向第二主面的方向延伸到第一导电类型外延层内，且沟槽内填充有源极导电多晶硅和栅极导电多晶硅，所述栅极导电多晶硅位于源极导电多晶硅的上方，且所述源极导电多晶硅的外圈设有源极氧化层，所述栅极导电多晶硅的两侧设有栅氧化层，所述第二导电类型第一阱区内设有两个第一导电类型源区，所述第一导电类型源区与沟槽邻接，所述半导体基板的第一主面上设有绝缘介质层，所述绝缘介质层内设有接触孔，所述绝缘介质层上设有源极金属，所述源极金属通过接触孔与第二导电类型第一阱区及第一导电类型源区欧姆接触，所述源极金属与源极导电多晶硅电连接，其特征在于，所述沟槽下方设有第二导电类型第二阱区，所述第二导电类型第二阱区设于第一导电类型外延层内。

进一步地，所述第二导电类型第二阱区的深度为10~30μm，宽度为0.5~5μm。

进一步地，所述第二导电类型第二阱区是浮空的，不需要接金属。

进一步地，所述源极金属和栅极导电多晶硅之间通过绝缘介质层隔开，所述栅极导电多晶硅与栅极金属电连接，所述栅极金属设置在绝缘介质层上。

进一步地，对于N型半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。

从以上描述可以看出，本实用新型的有益效果在于：对于高压分离栅器件，本实用新型通过在沟槽下方的第一导电外延层内设置第二导电类型阱区，相当于在分离栅器件的基础上增加了超结结构，在不影响分离栅器件的参数特性（即保证器件很低的栅漏电容C_gd，降低器件的开关损耗）的基础上，进一步地提高了器件的耐压能力，适应范围广，安全可靠。

附图说明

图1为现有技术的分离栅MOSFET单元体的剖面结构示意图。

图2为本实用新型的分离栅MOSFET单元体的剖面结构示意图。

附图说明：1-第一导电类型衬底、2-第一导电类型外延层、3-沟槽、4-源极氧化层、5-源极导电多晶硅、6-栅极导电多晶硅、7-栅氧化层、8-第二导电类型第一阱区、9-第一导电类型源区、10-绝缘介质层、11-接触孔、12-源极金属、13-第二导电类型第二阱区、14-漏极金属、001-第一主面、002-第二主面。

具体实施方式

下面结合具体附图对本实用新型作进一步说明。

根据附图2所述，为了能有效提高高压分离栅器件的耐高压特性，提高适应范围，本实用新型提出了一种基于深槽工艺的高压分离栅MOSFET器件结构，以N型深沟槽高压分离栅MOSFET器件为例，第一导电类型为N型导电，第二导电类型为P型导电，一种基于深槽工艺的高压分离栅MOSFET器件结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，所述MOSFET器件单元体包括半导体基板，所述半导体基板具有两个相对应的主面，两个主面包括第一主面001以及与第一主面001相对应的第二主面002，第一主面001与第二主面002间包括第一导电类型外延层2与第一导电类型衬底1，所述第一导电类型衬底1位于第一导电类型外延层2的下方且邻接，所述第一主面001为第一导电类型外延层2的上表面，所述第二主面002为第一导电类型衬底1的下表面，所述第一导电类型外延层2表面设有第二导电类型第一阱区8，所述第二导电类型第一阱区8内设有若干个均匀分布的沟槽3，所述沟槽3从第二导电类型第一阱区8的表面沿着第一主面001指向第二主面002的方向延伸到第一导电类型外延层2内，且沟槽3内填充有源极导电多晶硅5和栅极导电多晶硅6，所述栅极导电多晶硅6位于源极导电多晶硅5的上方，且所述源极导电多晶硅5的外圈设有源极氧化层4，所述栅极导电多晶硅6的两侧设有栅氧化层7，所述第二导电类型第一阱区8内设有两个第一导电类型源区9，所述第一导电类型源区9与沟槽3邻接，所述半导体基板的第一主面001上设有绝缘介质层10，所述绝缘介质层10内设有接触孔11，所述绝缘介质层10上设有源极金属12，所述源极金属12通过接触孔11与第二导电类型第一阱区8及第一导电类型源区9欧姆接触，所述源极金属12与源极导电多晶硅5电连接，所述源极金属12和栅极导电多晶硅6之间通过绝缘介质层10隔开，所述栅极导电多晶硅6与栅极金属电连接，所述栅极金属设置在绝缘介质层10上，其特征在于，所述沟槽3下方设有第二导电类型第二阱区13，所述第二导电类型第二阱区13设于第一导电类型外延层2内，所述第二导电类型第二阱区13的深度为10~30μm，宽度为0.5~5μm，且第二导电类型第二阱区13是浮空的，不需要接金属。

本实用新型的特点在于，在分离栅MOSFET器件结构的基础上设置类似超结结构，即在N型外延层2内的沟槽3下方设置P型第二阱区13，P型阱区与N型外延层交替排布，形成类似超结结构；当器件承受耐压时，在漏极金属14上加高电压，源极金属12与栅极金属接地，P型第二阱区13的存在有效增强了其周围N型外延层2的耗尽，耗尽区域向各个方面延伸，包括水平方向，随着漏极金属14上电压的增加，相邻两个沟槽3底部下方所产生的耗尽层在水平方向逐渐相连，形成横向电场，有效提高了器件的耐压能力；该器件结构在不影响分离栅器件特性的基础上，有效提高了器件的耐压特性，适应范围广（200V~700V的高压MOS器件），安全可靠。

以上对本实用新型及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本实用新型的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本实用新型创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于实用新型的保护范围。