镀钴过孔集成方案的制作方法

本公开涉及半导体结构，更特别地，涉及镀钴过孔集成方案和制造方法。

背景技术：

集成电路(ic)器件通常包括分立电路元件，例如，晶体管、电容器和电阻器，其需要互连结构以将分立电路元件电耦合或连接成功能电路。典型的中段制程(mol)和后段制程(beol)金属互连可以包括布线部分和过孔部分；然而，随着技术节点向下缩放，由于临界尺寸(cd)缩放和处理能力，互连结构在制造上变得更具挑战。

通过示例的方式，互连结构典型地由铜制成，并且可以包括阻挡层，该阻挡层诸如钛或钽或诸如氮化钽或氮化钛的氮化物材料或其组合。利用铜互连结构的问题是它们非常容易受到电迁移(em)的影响，这会导致空隙形成和失效。一种类型的em引起的失效被称为“线耗尽”，其从cu/电介质帽界面开始。

另外，随着技术的进步，填充互连结构自身出现问题。通过示例的方式，tan/ta衬里和cu填充超过10nm节点技术的传统沉积是具有挑战性的，因为在电镀之前它不能提供足够的种子cu的覆盖和较宽的顶部开口。为此，问题是金属过孔填充将影响过孔空隙，并影响管芯产出率和器件性能。

技术实现要素：

在本公开的一方面中，一种结构包括：由钴材料构成的过孔结构；以及位于所述过孔结构上方的布线结构。所述布线结构被阻挡衬里和所述钴材料加衬并被导电材料填充。

在本公开的一方面中，一种结构包括：下层布线结构；与所述下层布线结构电接触的过孔结构，所述过孔结构包括钴填充材料；以及与所述过孔结构电接触的上层布线结构，所述布线层布线结构至少被所述钴材料加衬并被导电材料填充。

在本公开的一方面中，一种方法包括：形成下层布线结构；形成暴露所述下层布线结构的过孔；在所述过孔上方形成布线沟槽；用钴填充所述过孔并用所述钴加衬布线沟槽；以及所述钴加衬上用导电材料填充所述布线沟槽。

附图说明

通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。

图1示出了根据本公开的方面的除了其他特征之外的布线结构和双镶嵌结构以及相应的制造方法。

图2示出根据本公开的方面的除了其他特征之外的双镶嵌结构中的被材料完全填充的过孔以及相应的制造方法。

图3示出了根据本公开的方面的除了其他特征之外的双镶嵌结构中的被导电布线材料填充的布线沟槽以及相应的制造方法。

图4示出了根据本公开的附加方面的除了其他特征之外的双镶嵌结构中的被材料和导电布线材料部分填充的过孔以及相应的制造方法。

图5和6示出了根据本公开的附加方面的在沉积阻挡衬里之前的双镶嵌结构中的被材料完全填充的过孔以及相应的制造方法。

图7示出了根据本公开的附加方面的在沉积阻挡衬里之前的双镶嵌结构中的被材料部分填充的过孔以及相应的制造方法。

具体实施方式

本公开涉及半导体结构，更特别地，涉及镀钴过孔集成方案和制造方法。更具体地，本公开涉及双镶嵌结构中的部分或全部镀钴的过孔集成方案。有利地，作为示例，本公开提供了改进的(减少的)后段制程(beol)技术中的电迁移(em)失效。

在实施例中，本公开提供了沿着其侧壁被钴(co)加衬的双镶嵌结构，其中co部分或完全填充具有或不具有阻挡衬里的过孔。应理解，虽然本公开不限于双镶嵌结构，但因此同样适用于使用单镶嵌方法制造的过孔和布线。在实施例中，可以在铜(cu)镀之前提供co镀，以在co过孔上方形成具有cu布线结构的co过孔。此外，co可以用于对双镶嵌结构中的布线结构和过孔进行加衬。本文公开的实施例还可以包括不同的集成方案，包括例如部分或完全填充的co过孔，在同一芯片上每一个过孔具有或不具有阻挡衬里或其任何组合。通过提供co过孔，可以显著减少早期em引起的失效。

本公开的镀钴方案可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(ic)技术中采用了用于制造本公开的镀钴方案的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，镀钴方案的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。

图1示出了根据本公开的方面的除了其他特征之外的布线结构和双镶嵌结构以及相应的制造方法。更特别地，图1示出了具有形成在电介质材料14中的下层布线结构12的结构10。在实施例中，下层布线结构12可以是与阻挡衬里16一起构成的铜布线结构。阻挡衬里16可以是例如tin、tan、ta和ti的任何组合；而用于金属布线结构12的导电材料可以是例如通过常规化学气相沉积(cvd)方法沉积的铜。作为示例，可以通过等离子体增强cvd(pecvd)方法或低压化学气相沉积(lpcvd)方法来沉积阻挡衬里16。作为示例，电介质材料14可以是低k(氧化物)或超低k层间电介质材料。

在更具体的实施例中，可以通过本领域技术人员已知的常规光刻、蚀刻和沉积方法来形成布线结构12。例如，形成在绝缘体材料(例如，电介质材料14)之上的抗蚀剂被暴露于能量(光)以形成图案(开口)。具有选择性化学(chemistry)的蚀刻方法(例如，反应离子蚀刻(rie))将被用于通过抗蚀剂的开口在电介质材料14中形成一个或多个沟槽。在去除抗蚀剂之后，可以通过如上所述的任何常规沉积方法来沉积衬里材料16和导电材料12(例如，金属化)。可以通过常规的化学机械抛光(cmp)方法去除电介质材料14表面上的任何残余材料。

仍参考图1，覆盖材料18被沉积在布线结构12和电介质材料14的表面之上。作为示例，覆盖材料18可以是氮化物材料。在更具体的实施例中，覆盖材料18可以是sin、sinc或sioc。上电介质材料20沉积在覆盖材料18上。上电介质材料20可以是例如通过例如cvd沉积的任何低k或超低k电介质材料。

使用如本文所述的常规光刻和蚀刻方法在上电介质材料20中形成双镶嵌结构22和布线沟槽24。本领域的技术人员应该理解，可以使用双镶嵌方法或单镶嵌方法制造双镶嵌结构22。在实施例中，双镶嵌结构由过孔22a(其暴露下伏布线结构12的表面)和上布线沟槽22b(例如，其比过孔22a宽)构成。过孔22a的宽度可以为约20nm；尽管在此考虑其他尺寸。过孔22a、布线沟槽22b和布线沟槽24可以使用常规的毯式沉积方法(例如，pecvd或lpcvd)被阻挡衬里16’(例如，位于电介质材料20的侧壁上并且与布线结构12直接电接触)加衬至约1-3nm的深度。阻挡衬里16’可以是例如tin、tan、ta和ti的任何组合。

在图2中，过孔22a、布线沟槽22b和布线沟槽24被直接与阻挡衬里16’接触的钴材料26加衬。在实施例中，过孔22a还被钴材料26完全(全部)填充(与示出了被钴材料部分填充的过孔22a的图4相比)。钴材料26可以通过原子层沉积(ald)方法(例如，种子层)，接着是本领域普通技术人员已知的镀覆方法(例如，电镀方法)而沉积。有利地，钴材料26的沉积方法是提供改进的流动能力(与铜填充方法相比)的自下而上的镀覆方法，由此消除或避免可能由夹断现象导致的过孔22a内的空隙形成。

在实施例中，钴材料26还将在布线沟槽22b和布线沟槽24的侧壁上(在阻挡衬里16’上方)形成侧壁衬里。例如钴材料26的侧壁衬里可以被直接沉积在阻挡衬里16’上至约1nm至约3nm的深度；尽管本文也考虑了其他深度。例如，衬里可以为任何深度，该任何深度仍然允许布线沟槽22b和布线沟槽24在后续处理步骤中被导电布线材料(例如，铜)填充。应该理解，钴材料26(和阻挡衬里16’)也将被沉积在上电介质材料20的暴露表面上。

如图3所示，导电材料28直接沉积在布线沟槽22b和布线沟槽24两者中的钴材料26(例如，侧壁衬里和完全填充的过孔22a)上。在实施例中，导电材料28是使用例如沉积种子层并随后进行电镀方法的常规沉积方法来沉积的铜材料。以这种方式，过孔22a被钴完全填充(避免间隙或空隙形成)，其中布线沟槽22b、24被钴材料26加衬并被导电材料28完全填充。电介质材料20的上表面上的任何多余的导电材料28、残余的钴材料26和阻挡衬里材料16’可以通过常规的cmp方法去除。

图4示出了过孔22a被钴材料26部分填充的可选结构10’。在实施例中，过孔22a内的钴材料26的高度(部分填充)将依赖于过孔22a的尺寸(例如，宽度和/或高度)。更具体地，钴材料26将部分地填充过孔22a至这样的高度，该高度将防止随后沉积的导电材料28的空隙或间隙形成。部分填充过孔的材料26的高度还可依赖于器件所需的电性能。如本文已经描述的，过孔22a和布线沟槽22b、24的剩余部分将被导电材料填充。图4中所示的剩余特征与相对于图3所示和所描述的相同或基本相同。

图5和6示出了在施加阻挡层之前的双镶嵌结构中的被材料26完全填充的过孔22a。更具体地，图5所示的结构10”包括具有形成在电介质材料14中的阻挡衬里16的下层布线结构12。覆盖材料18形成在布线结构12和电介质材料14的表面上。如本文所述，使用常规的光刻和蚀刻方法在上电介质材料20中形成双镶嵌结构22，例如，过孔22a、布线沟槽22b和布线沟槽24。

在实施例中，例如过孔22a、布线沟槽22b和布线沟槽24的双镶嵌结构22被例如钴材料26的材料加衬。在实施例中，过孔22a也被钴材料完全填充(与示出了被钴材料部分填充的过孔22a的图7相比)。在实施例中，通过使用ald方法沉积钴材料26的种子层，接着进行镀覆方法，例如，电镀方法，而在过孔22a中沉积钴材料。钴材料26还将在布线沟槽22b和布线沟槽24的侧壁上形成侧壁衬里。可以将例如钴材料26的侧壁衬里沉积至约1nm至约3nm的深度或其他深度，该其他深度在随后的处理步骤中允许布线沟槽22b和布线沟槽24被导电材料填充。

在图6中，阻挡衬里16’直接沉积在钴材料26上。可以通过例如pecvd或lpcvd的常规毯式沉积方法将阻挡衬里16’沉积至约1-3nm的深度。阻挡衬里16’可以是例如tin、tan、ta和ti的任何组合。在沉积阻挡衬里16’之后，例如在布线沟槽22b和布线沟槽24中在钴材料26之上的阻挡衬里16’上直接沉积导电材料28。在实施例中，导电材料28是使用例如种子层，然后进行电镀方法的常规沉积方法而沉积的铜材料。位于电介质材料20的上表面上的任何多余的导电材料28、残余钴材料26和阻挡衬里材料16’可以通过常规cmp方法去除。所得到的结构是双镶嵌结构，其包括被钴材料26完全填充的过孔22a和被钴材料26加衬并被导电材料28填充的布线沟槽22b、24。

图7示出了在施加阻挡层之前的具有双镶嵌结构22中的被钴材料26部分填充的过孔22a的结构10”’。更特别地，与关于图4所描述的类似，钴材料26将部分地填充过孔22a至这样的高度，该高度将避免随后沉积的导电材料28的空隙形成。部分填充过孔22a的材料26的高度还可以依赖于器件所需的电性能。如本文已经描述的，过孔22a和布线沟槽22b、24的剩余部分将被阻挡衬里16’加衬并被导电材料28填充。

如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。