一种闪存单元结构的制备方法与流程

本发明涉及半导体技术领域，尤其涉及一种闪存单元结构的制备方法。

背景技术

闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行制造，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，降低的闪存单元的有源区宽度和沟道的长度，都会使闪存单元的性能受到影响。

为了提高闪存单元的密度而提出的源极自对准技术，其使用已经形成的闪存控制栅极作为对准的依据。这种结构已经成为65nm节点的主流工艺，但是担心由于先进行刻蚀，后进行离子注入导致的源端横向扩散的不同导致的擦除速度差异。晶圆内的擦除速度的差别，在良率测试中很难协调，而为了整体的擦除均匀性(使擦除慢/快的单元同时擦除完成)，有时需要故意增加擦除的时间或是电压，那么对于擦除速度快的存储单元，其电流大会增加从而导致漏电，使整个单元擦除失效。后续提出一种将自对准源极刻蚀和离子注入交换顺序的方法来形成源极的方法。这种方法先进行从理论上可行，但是会将离子注入到1500a(埃)的氧化硅下面，需要大的能量，而这个能量对于硅来说是不能接受的。

同时，相对于原有的源极来看，自对准源极技术中的源极在刻蚀浅沟槽隔离的同时，也会消耗硅(大概200a)，引起源极的连接处不能进行有效的扩散，表面浓度较低，从计算机的仿真可以看到，表面沟道长度较大。表面的低浓度在反型时不能有效导通漏极的电流，从而降低电流。这都会加剧擦除单元的电流退化，一方面需要更大的栅极电压开启，增加了功耗。而且由于刻蚀时的偏差和刻蚀等离子体分布的不均匀性，导致硅损失的量和底部有源区的形貌不同，这些差别都会引起后续离子注入形貌的差别。这些变化都会影响闪存单元的擦除特性，同时会对导致工艺的窗口变小。

技术实现要素：

针对上述问题，本发明提出了一种闪存单元结构的制备方法，其中，包括：

步骤s1，提供具有p阱的一衬底，于所述p阱的上表面制备形成相互间隔的第一浮栅结构和第二浮栅结构，并将所述第一浮栅结构和所述第二浮栅结构之间的区域定义为中心区，以及将所述第一浮栅结构和所述第二浮栅结构背向所述中心区的外侧区域定义为外围逻辑区；

步骤s2，对所述中心区和所述外围逻辑区内的所述p阱暴露出的上表面进行n型离子注入；

步骤s3，刻蚀所述中心区内的所述p阱暴露出的上表面一预设厚度；

步骤s4，对刻蚀后的所述中心区内的所述p阱暴露出的上表面进行n型离子注入形成源极，并对所述外围逻辑区内的所述p阱暴露出的上表面进行轻掺杂形成漏极；

步骤s5，于所述第一浮栅结构和所述第二浮栅结构邻近所述外围逻辑区的侧面形成侧墙。

上述的制备方法，其中，所述预设厚度为200～300a。

上述的制备方法，其中，所述步骤s2中，采用砷离子进行注入。

上述的制备方法，其中，所述步骤s2中，采用砷离子进行注入。

上述的制备方法，其中，所述步骤s2中，注入剂量为5*10¹³atom/cm²～5*10¹⁴atom/cm²。

上述的制备方法，其中，所述步骤s2中，注入所需的电压为10kv～15kv。

上述的制备方法，其中，所述步骤s1中，相互间隔的所述第一浮栅结构和所述第二浮栅结构通过刻蚀一浮栅预制备层获得；具体步骤包括：

步骤a1，提供所述浮栅预制备层覆盖所述p阱的上表面；

步骤a2，刻蚀穿透所述中心区内的所述浮栅预制备层形成第一栅极，以及刻蚀穿透所述外围逻辑区内的所述浮栅预制备层形成第二栅极，刻蚀完成后形成所述第一浮栅结构和所述第二浮栅结构。

上述的制备方法，其中，还包括：

步骤a3，对所述第一浮栅结构和所述第二浮栅结构的上表面及侧壁进行预氧化。

上述的制备方法，其中，所述步骤s2中的n型离子注入为重掺杂。

上述的制备方法，其中，所述步骤s4中的n型离子注入为重掺杂。

有益效果：本发明提出的一种闪存单元结构的制备方法，能够使形成的源极可以与沟道有效连接，降低源极端的电阻，从而降低源极有源区损失不稳定导致的擦除电流变化较大的问题，提高与擦除相关的性能。

附图说明

图1为本发明一实施例中闪存单元结构的制备方法的步骤流程图；

图2～图4为本发明一实施例中闪存单元结构的制备方法中各个步骤形成的结构示意图。

具体实施方式

下面结合附图和实施例对本发明进行进一步说明。

在一个较佳的实施例中，如图1所示，提出了一种闪存单元结构的制备方法，所形成的结构可以如图2～4所示，其中，该制备方法可以包括：

步骤s1，提供具有p阱10的一衬底，于p阱10的上表面制备形成相互间隔的第一浮栅结构100和第二浮栅结构200，并将第一浮栅结构100和第二浮栅结构200之间的区域定义为中心区ce，以及将第一浮栅结构100和第二浮栅结构200背向中心区ce的外侧区域定义为外围逻辑区eg；

步骤s2，对中心区ce和外围逻辑区eg内的p阱10暴露出的上表面进行n型离子注入，在中心区ce处p阱10暴露出的上表面形成第一注入部分dp1，以及在外围逻辑区eg处p阱10暴露出的上表面形成第二注入部分dp2；

步骤s3，刻蚀中心区ce内的p阱10暴露出的上表面一预设厚度；

步骤s4，对刻蚀后的中心区ce内的p阱10暴露出的上表面进行n型离子注入形成源极，并对外围逻辑区eg内的p阱暴露出的上表面进行轻掺杂形成漏极；

步骤s5，于第一浮栅结构100和第二浮栅结构200邻近外围逻辑区eg的侧面形成侧墙。

上述技术方案中，步骤s4中对外围逻辑区eg内的p阱暴露出的上表面进行轻掺杂采用的是n型离子；由于需要先进行注入，本发明在完成上述的注入以后才能够形成侧墙。

在一个较佳的实施例中，预设厚度可以为200～300a(埃)，例如为220a，或240a，或260a，或280a等。

在一个较佳的实施例中，步骤s2中，可以采用砷离子对中心区进行注入，且该砷离子为n型离子，注入浓度可以是重掺杂。

在一个较佳的实施例中，步骤s2中，可以采用砷离子对外围逻辑区进行注入，且该砷离子为n型离子，注入浓度可以是重掺杂。

上述实施例中，优选地，步骤s2中，注入剂量为5*10¹³atom/cm²～5*10¹⁴atom/cm²，举例来说，可以是1*10¹⁴atom/cm²，或2*10¹⁴atom/cm²，或3*10¹⁴atom/cm²，或4*10¹⁴atom/cm²等。

上述实施例中，优选地，步骤s2中，注入所需的电压为10kv～15kv，举例来说，可以是11kv，或12kv，或12.5kv，或13kv，或14kv等。

在一个较佳的实施例中，步骤s1中，相互间隔的第一浮栅结构100和第二浮栅结构200通过刻蚀一浮栅预制备层获得；具体步骤包括：

步骤a1，提供浮栅预制备层覆盖p阱10的上表面；

步骤a2，刻蚀穿透中心区ce内的浮栅预制备层形成第一栅极沟槽，以及刻蚀穿透外围逻辑区eg内的浮栅预制备层形成第二栅极沟槽，刻蚀完成后形成间隔的第一浮栅结构100和第二浮栅结构200。

上述技术方案中，浮栅预制备层可以是一种复合结构层，此时刻蚀形成的第一浮栅结构100和第二浮栅结构200也为复合结构，如图3所示，第一浮栅结构100由上至下可以依次是第一金属层110、第一隔离层120、第二金属层130和第二隔离层140，第二浮栅结构200由上至下可以依次是第三金属层210、第三隔离层220、第四金属层230和第四隔离层240；第一隔离层120和第三隔离层220也可以是复合结构，例如为氧化物-氮化物-氧化物的复合结构；第二隔离层140和第四隔离层240的材质可以为氧化物。

上述实施例中，优选地，还可以包括：

步骤a3，对第一浮栅结构100和第二浮栅结构200的上表面及侧壁进行预氧化，从而避免后续的注入工艺对浮栅产生影响。

在一个较佳的实施例中，步骤s2中的n型离子注入可以为重掺杂。

在一个较佳的实施例中，步骤s4中的n型离子注入可以为重掺杂。

综上所述，本发明提出的一种闪存单元结构的制备方法，包括：步骤s1，提供具有p阱的一衬底，于p阱的上表面制备形成相互间隔的第一浮栅结构和第二浮栅结构，并将第一浮栅结构和第二浮栅结构之间的区域定义为中心区，以及将第一浮栅结构和第二浮栅结构背向中心区的外侧区域定义为外围逻辑区；步骤s2，对中心区和外围逻辑区内的p阱暴露出的上表面进行n型离子注入；步骤s3，刻蚀中心区内的p阱暴露出的上表面一预设厚度；步骤s4，对刻蚀后的中心区内的p阱暴露出的上表面进行n型离子注入形成源极，并对外围逻辑区内的p阱暴露出的上表面进行轻掺杂形成漏极；步骤s5，于第一浮栅结构和第二浮栅结构邻近外围逻辑区的侧面形成侧墙；能够使形成的源极可以与沟道有效连接，降低源极端的电阻，从而降低源极有源区损失不稳定导致的擦除电流变化较大的问题，提高与擦除相关的性能。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。