本发明涉及半导体制造领域，尤其涉及一种三维存储器结构及其制作方法，特别是一种沟道孔的制备工艺。
背景技术：
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
3D闪存的存储单元包括交替沉积的导电层和层间绝缘层以及穿通导电层和层间绝缘层的垂直沟道孔(下文简称为沟道孔)。沟道孔中通过PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺形成有电荷存储层。电荷存储层包括隧道绝缘层、电荷捕获层以及电荷阻挡层。隧道绝缘层起电荷F-N隧穿的能量势垒层的作用，可以由氧化硅形成。电荷捕获层可以是能够捕获电荷的氮化物层。电荷阻挡层起防止储存在电荷捕获层中的电荷移动到栅极的作用，可以由氧化硅形成。以下将由隧道绝缘层、电荷捕获层以及电荷阻挡层构成的电荷存储层简称为ONO层。
通常，在形成沟道孔后，需要通过例如选择性外延生长在沟道孔底部生长单晶硅来形成底部选择晶体管。
技术实现要素：
发明所要解决的技术问题
在采用上述方法制造存储单元的情况下，由于单晶硅的外延生长工艺不仅成本高，而且以难以维护，因此提高了三维存储器的制造成本和工艺难度。
本发明为了解决上述问题而完成，其目的在于提供一种无需在沟道孔底部选择性外延生长单晶硅的三维存储器及其制造方法。
解决技术问题所采用的技术手段
本发明的三维存储器包括衬底，形成在所述衬底上的沿与所述衬底垂直的方向交替层叠的导电层和绝缘层，沿与所述衬底垂直的方向贯穿所述交替层叠的导电层和绝缘层的沟道孔，以及形成在所述沟道孔内的存储串；所述存储串包括沿所述沟道孔的侧壁到轴心的方向依次形成的电荷存储层和沟道层，所述沟道层具有p型掺杂区，该p型掺杂区与所述衬底直接接触，所述衬底为p型衬底。
在本发明的至少一实施例中，所述衬底为p型多晶硅衬底。
在本发明的至少一实施例中，在所述p型多晶硅衬底远离所述存储串的一侧形成有外围电路层。
在本发明的至少一实施例中，在所述外围电路层和所述p型多晶硅衬底间形成有互联层。
在本发明的至少一实施例中，所述p型掺杂区用于构成底部选择晶体管。
在本发明的至少一实施例中，所述电荷存储层与所述衬底直接接触。
在本发明的至少一实施例中，所述电荷存储层包括沿所述沟道孔的侧壁到轴心的方向依次形成的电荷阻挡层、电荷捕获层和隧道绝缘层，所述电荷阻挡层与所述衬底直接接触。
本发明的三维存储器的制造方法包括：提供衬底，所述衬底为p型衬底；在所述衬底上形成由第一绝缘层和第二绝缘层交替层叠而成的层叠体；形成沿着与所述衬底垂直的方向贯穿所述层叠体的至少一个沟道孔；在所述沟道孔内依次形成电荷存储层和沟道层；在所述沟道层中形成p型掺杂区，该p型掺杂区与所述衬底直接接触。
在本发明的至少一实施例中，通过热扩散向所述沟道层注入杂质以形成所述p型掺杂区。
在本发明的至少一实施例中，通过对所述沟道层进行p型离子注入以形成所述p型掺杂区。
在本发明的至少一实施例中，形成所述沟道孔的步骤还包括：在所述衬底上用于形成沟道孔的位置形成刻蚀阻挡层；在所述刻蚀阻挡层上形成沟道孔结构后，去除所述刻蚀阻挡层。
在本发明的至少一实施例中，形成所述沟道孔的步骤还包括：形成第一部分层叠体，在所述第一部分层叠体内形成第一部分沟道孔，在所述第一部分沟道孔内形成刻蚀阻挡层，得到具有刻蚀阻挡层的层叠结构；在所述层叠结构上形成第二部分层叠体，在所述第二部分层叠体内所述第一部分沟道孔的上方形成第二部分沟道孔，使所述刻蚀阻挡层露出；去除所述刻蚀阻挡层，使所述第一部分沟道孔和所述第二部分沟道孔构成所述沟道孔。
在本发明的至少一实施例中，所述衬底为p型多晶硅衬底。
在本发明的至少一实施例中，所述p型掺杂区用于构成底部选择晶体管。
在本发明的至少一实施例中，所述刻蚀阻挡层为氧化铝层。
发明效果
根据本发明，采用p型衬底，并通过对沟道孔底部的沟道层进行p型掺杂，以代替在形成沟道孔CH后在沟道孔CH底部选择性外延生长单晶硅来构成底部选择晶体管(BSG)，从而简化了工艺并降低了成本。
此外，通过在形成NO堆叠前在衬底表面上要形成沟道孔的位置形成例如为氧化铝层的沟道孔刻蚀阻挡层，并在沟道孔刻蚀完成后将该沟道孔刻蚀阻挡层去除，能够防止衬底表面因沟道孔刻蚀而变得不平整，有利于后续工艺中的膜厚控制，且能消除存储单元之间的个体差异。
此外，通过采用p型多晶硅作为衬底，能够在衬底下方进一步设置外围电路、互联层等结构。
附图说明
图1是表示作为参考例的三维存储器的结构的图。
图2是表示本发明实施方式1所涉及的三维存储器的结构的图。
图3至图6是表示本发明实施方式1所涉及的三维存储器的制造方法的工艺流程图。
图7至图9是表示本发明实施方式2所涉及的三维存储器在不同制造过程中的截面图。
图10是表示本发明的变形例的三维存储器的结构的图。
具体实施方式
下面，基于附图对本发明的三维存储器及其制造方法的实施方式及其变形例进行说明，在各图中对相同或相当部件、部位标注相同标号来进行说明。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
图1示出作为参考例的三维存储器的存储单元的结构。在制造该存储阵列时，采用如下步骤：
(1)提供衬底101；
(2)在衬底101上交替层叠例如由氮化硅构成的栅极预留层102和例如由氧化硅构成的层间绝缘层103来形成NO堆叠；
(3)沿垂直于衬底101的方向对NO堆叠进行刻蚀来形成沟道孔CH；
(4)在沟道孔CH底部选择性外延生长单晶硅来形成底部选择晶体管201；
(5)沿着沟道孔CH侧壁依次形成阻挡层202、电荷捕获层203、隧穿层204来作为电荷存储层；
(6)在隧穿层204和底部选择晶体管201表面进一步形成沟道层205；
(7)填充沟道氧化物，形成顶部沟道层，并对顶部沟道层进行p型掺杂来形成漏极206；
(8)去除栅极预留层102并用金属层代替，来作为栅极层。
然而采用上述制造方法需要在沟道孔CH底部选择性外延生长单晶硅来形成底部选择晶体管(BSG)。本申请的发明人为降低成本和工艺难度，对该制造方法进行了改进，提出以下实施方式。
实施方式1
图2是表示本发明实施方式1所涉及的三维存储器的结构的图。
如图2所示，在衬底101a上形成有由栅极预留层102和层间绝缘层103交替层叠而成的NO堆叠。栅极预留层102例如由氮化硅构成，层间绝缘层103例如由氧化硅构成。栅极预留层102会在后续工艺中去除，并替换为金属来作为栅极层。沿着垂直于衬底101a的方向(堆叠方向)形成有至少一个沟道孔CH。栅极预留层102和层间绝缘层103的材料不限于此，也可以是其它绝缘材料。
沟道孔CH内，从侧壁向轴心依次形成有阻挡层202、电荷捕获层203、隧穿层204、以及沟道层205。沟道孔CH顶部形成有漏极206。阻挡层202、电荷捕获层203以及隧穿层204构成电荷存储层。该电荷存储层与衬底101a直接接触。沟道层205例如为多晶硅层。漏极206例如可以通过对沟道孔CH顶部的沟道层205进行p型掺杂来形成。下文也将沟道孔CH中的结构称为存储串。
本实施方式的不同之处在于，衬底101a不使用单晶硅衬底，而是p型衬底。例如可以是p型Si衬底、p型Ge衬底、p型SiGe衬底等。此外，对沟道层205的位于沟道孔CH底部的部分进行了p型掺杂，得到p型掺杂区2051。该p型掺杂区2051与衬底101a相连。
下面利用图3至图6对本实施方式的三维存储器的制造方法进行说明。
首先，如图3所示，提供p型的衬底101a，并在衬底101a上形成由栅极预留层102(例如第一绝缘层或牺牲层)和层间绝缘层103(例如第二绝缘层)交替层叠而成的NO堆叠。p型的衬底101a例如可以通过原位掺杂来形成，也可以通过对衬底进行p型离子注入或热扩散来形成。栅极预留层102例如由氮化硅构成，层间绝缘层103例如由氧化硅构成。栅极预留层102和层间绝缘层103的形成工艺可以使用薄膜沉积工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。
接着，如图4所示，通过干法/湿法刻蚀在栅极预留层102和层间绝缘层103的NO堆叠上形成至少一个沟道孔CH(图中示出了2个，但仅仅是一个示例)。
接着，如图5所示，在沟道孔CH内，沿着从沟道孔CH的侧壁到轴心的方向依次形成阻挡层202、电荷捕获层203、隧穿层204、以及沟道层205。电荷捕获层203起实质的数据库的作用，隧穿层204起电荷F-N隧穿的能量势垒层的作用，阻挡层202起防止储存在电荷捕获层203中的电荷移动到栅极的作用。阻挡层202、电荷捕获层203以及隧穿层204构成电荷存储层。电荷捕获层203可以是能够捕获电荷的氮化物层，而隧穿层204可以由氧化硅层形成。沟道层205例如可以由多晶硅层形成。在一些实施方式中，向沟道层205内填充沟道氧化物，形成隔离层207。
接着，如图6所示，对沟道层205的位于沟道孔CH的底部的部分进行p型掺杂来形成p型掺杂区2051。本实施方式中，通过对沟道层205的位于沟道孔CH的底部的部分进行热扩散来注入硼，来获得p型掺杂区2051。当然本发明并不限于该方式，例如也可以增加对沟道孔CH底部的沟道层205进行p型离子注入的步骤。此后的步骤与以往工艺相同，例如可以继续在顶部形成漏极等，这里不再赘述。
根据本实施方式，采用p型衬底，并对沟道层进一步形成p型掺杂区2051，使其与p型衬底相连。p型掺杂区2051能够代替选择性外延生长在沟道孔CH底部的单晶硅来构成底部选择晶体管。因此，能够省略在沟道孔底部选择性外延生长单晶硅的工艺，从而能简化工艺并降低成本。
实施方式2
图7至图9是表示本发明实施方式2所涉及的三维存储器在不同制造过程中的截面图。
在实施方式1中，通过刻蚀形成沟道孔，因此在刻蚀后，衬底101a的表面如图4所示变得不平整。由于本发明不在衬底101a上选择性外延生长单晶硅，因此这种不平整会对后续工艺造成影响，例如难以控制沟道层的成膜厚度，而且会在各个存储单元之间产生个体偏差。并且，由于NO堆叠的存在，难以将这种衬底表面的不平整消除。
为此，本实施方式中，在形成NO堆叠前，如图7所示预先在衬底101a上要形成沟道孔CH的位置形成沟道孔刻蚀阻挡层104。沟道孔刻蚀阻挡层104可以选择对沟道孔刻蚀液具有耐受性的材料，例如氧化铝。沟道孔刻蚀阻挡层104的形成可以采用光刻等已知工艺。
作为一个例子，例如可以如图7所示，先形成由一层层间绝缘层103与一层栅极预留层102层叠而成层叠体(第一部分层叠体)，并在该层叠体中形成沟道孔(第一部分沟道孔，)然后在该沟道孔中形成上述沟道孔刻蚀阻挡层104。
这里示出了在一层层间绝缘层103与一层栅极预留层102的厚度范围内形成沟道孔刻蚀阻挡层104的结构。但这仅仅是一个示例，可以根据需要选择第一部分层叠体的层数和沟道孔刻蚀阻挡层104的厚度。
接着，以和图3同样的方式在图7所示结构的上方形成NO堆叠(第二部分层叠体)，并进行沟道孔(第二部分沟道孔)刻蚀，得到图8所示的结构。由于沟道孔刻蚀阻挡层104的存在，刻蚀进行到沟道孔刻蚀阻挡层104的表面停止，从而保护了下方的衬底101a不会因刻蚀而受损。之后利用湿法刻蚀将沟道孔刻蚀阻挡层104去除，露出底部的衬底101a。之后的步骤与图5和图6相同，这里不再赘述。
利用本实施方式获得的三维存储器如图9所示，在实施方式1的基础上，衬底101a的表面平坦，有利于后续工艺，且能消除存储单元之间的个体差异，电学性能更为优异。
图10示出本发明的变形例所涉及三维存储器的结构。该变形例与实施方式1以及实施方式2的不同之处在于，衬底101b采用p型多晶硅衬底，其它结构与实施方式1和实施方式2相同。该变形例适用于在核心存储区下方设置外围电路的结构、即PUC(Periphery Under Core)。换言之，在衬底101b的下方、即远离存储串的一侧可以进一步设置外围电路层，还可以进一步在外围电路层与衬底101b之间设置互联层，以将两者相连。这是因为单晶硅无法直接形成在金属层上，而多晶硅没有这种限制，例如可以在金属层上直接形成多晶硅层，在经p型掺杂后即可作为核心存储区的衬底。
以上详细描述了本发明的优选实施方式。但应当理解为本发明在不脱离其广义精神和范围的情况下可以采用各种实施方式及变形。本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本领域技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应属于由本发明的权利要求书所确定的保护范围内。
标号说明
101 衬底
101a 衬底
101b 衬底
102 栅极预留层
103 层间绝缘层
104 沟道孔刻蚀阻挡层
201 底部选择晶体管
202 阻挡层
203 电荷捕获层
204 隧穿层
205 沟道层
2051 p型掺杂区
206 漏极
207 隔离层
CH 沟道孔