半导体结构以及静电防护装置的制作方法

本发明是有关于一种半导体结构，特别是有关于一种作为静电防护装置的半导体结构。

背景技术：

集成电路可因各种不同的静电放电事件而导致严重的损毁，一个主要的静电放电机制来自于人体，称之为人体放电模式(humanbodymodel,hbm)，人体于100毫微秒(nano-second)左右的时间内，产生数安培的尖端电流至集成电路而将电路烧毁。第二种静电放电机制来自于金属物体，称之为机器放电模式(machinemodel,mm)，其产生较人体放电模式更高上许多的上升时间以及电流位准。第三种静电放电机制为元件充电模式(charged-devicemodel,cdm)，其中集成电路本身累积电荷并在上升时间不到0.5毫微秒的时间内，放电至接地端。因此，我们需要有效的静电保护装置来保护集成电路免于静电放电的危害。

技术实现要素：

有鉴于此，本发明提出一种半导体结构，包括：一第一p型阱、一第一p型扩散区、一第一n型阱、一第一n型扩散区、一第二p型扩散区以及一第一多晶硅层。上述第一p型扩散区设置于上述第一p型阱之内，且耦接至一第一电极。上述第一n型阱与上述第一p型阱相邻。上述第一n型扩散区设置于上述第一n型阱之内。上述第二p型扩散区设置于上述第一p型扩散区以及上述第一n型扩散区之间，且设置于上述第一n型阱之内，其中上述第二p型扩散区以及上述第一n型扩散区耦接至一第二电极。上述第一多晶硅层设置于上述第一p型扩散区之上。

根据本发明的一实施例，半导体结构更包括：一外延层、一第二p型阱以及一第二n型阱。上述第二p型阱设置于上述外延层之上，其中上述第一p型阱设置于上述第一p型阱之内。上述第二n型阱设置于上述外延层之上且与上述第二p型阱相邻，其中上述第一n型阱设置于上述第二n型阱之内，其中上述外延层为n型。

根据本发明的一实施例，上述第一多晶硅层耦接至上述第一电极。

根据本发明的另一实施例，上述第一多晶硅层为浮接。

根据本发明的一实施例，半导体结构更包括：一第一氧化保护层以及一浅沟渠隔离区。上述第一氧化保护层，形成于上述第二p型扩散区之上且与上述第一多晶硅层相邻，其中上述氧化防护层与上述第一多晶硅层具有一第一间距。上述浅沟渠隔离区形成于上述第一p型扩散区以及上述第二p型扩散区之间。

根据本发明的一实施例，上述第一p型扩散区以及上述浅沟渠隔离区具有一第二间距，上述第二p型扩散区直接耦接至上述浅沟渠隔离区。

根据本发明的另一实施例，上述第一多晶硅层设置于上述第一p型扩散区以及上述第二p型扩散区之上。

根据本发明的一实施例，半导体结构更包括一第二多晶硅层。上述第二多晶硅层设置于上述第二p型扩散区以及上述第一n型扩散区之上，其中上述第二多晶硅层为浮接。

本发明更提出一种静电防护装置，用以将一第一电极的静电电荷放电至一第二电极，包括：一第一p型阱、一第一p型扩散区、一第一n型阱、一第一n型扩散区、一第二p型扩散区以及一第一多晶硅层。上述第一p型扩散区设置于上述第一p型阱之内，且耦接至上述第一电极。上述第一n型阱与上述第一p型阱相邻。上述第一n型扩散区设置于上述第一n型阱之内。上述第二p型扩散区设置于上述第一p型扩散区以及上述第一n型扩散区之间，且设置于上述第一n型阱之内，其中上述第二p型扩散区以及上述第一n型扩散区耦接至上述第二电极。上述第一多晶硅层设置于上述第一p型扩散区之上。

根据本发明的一实施例，上述第一多晶硅层耦接至上述第一电极。

根据本发明的另一实施例，上述第一多晶硅层为浮接。

根据本发明的一实施例，静电防护装置更包括：一第一氧化保护层以及一浅沟渠隔离区。上述第一氧化保护层形成于上述第二p型扩散区之上且与上述第一多晶硅层相邻，其中上述氧化防护层与上述第一多晶硅层具有一第一间距。上述浅沟渠隔离区形成于上述第一p型扩散区以及上述第二p型扩散区之间。

根据本发明的一实施例，上述第一p型扩散区以及上述浅沟渠隔离区具有一第二间距，上述第二p型扩散区直接耦接至上述浅沟渠隔离区。

根据本发明的另一实施例，上述第一多晶硅层设置于上述第一p型扩散区以及上述第二p型扩散区之上。

根据本发明的一实施例，静电防护装置更包括：一第二多晶硅层。上述第二多晶硅层设置于上述第二p型扩散区以及上述第一n型扩散区之上，其中上述第二多晶硅层为浮接。

本发明可以有效的提升静电防护的机器放电模式的保护能力。

附图说明

图1是显示根据本发明的一实施例所述的半导体结构的剖面图；

图2是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图3是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图4是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图5是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图6是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图7是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图8是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图9是显示根据本发明的另一实施例所述的半导体结构的剖面图；以及

图10是显示根据本发明的另一实施例所述的半导体结构的剖面图。

附图标号

100、200、300、400、500半导体结构；

600、700、800、900、1000半导体结构；

110第一p型扩散区；

120第二p型扩散区；

130第一n型扩散区；

141、541、641、741、841、941、1043第一多晶硅层；

142氧化保护层；

151第一电极；

152第二电极；

160浅沟渠隔离区；

943、1043第二多晶硅层；

pw1第一p型阱；

pw2第二p型阱；

nw1第一n型阱；

nw2第二n型阱；

epi外延层；

s1第一间距；

s2第二间距。

具体实施方式

以下针对本发明一些实施例的元件基底、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本发明一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的一般技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。

本发明一些实施例可配合图式一并理解，本发明实施例的图式亦被视为本发明实施例说明的一部分。需了解的是，本发明实施例的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本发明实施例的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本发明实施例的特征。

在本发明一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

本发明的实施例揭露半导体装置的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(integratedcircuit,ic)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-filmresistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metalcapacitor,mimcap)、电感、二极管、金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistors,mosfets)、互补式mos晶体管、双载子接面晶体管(bipolarjunctiontransistors,bjts)、横向扩散型mos晶体管、高功率mos晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。

图1是显示根据本发明的一实施例所述的半导体结构的剖面图。如图1所示，半导体结构100包括第一p型阱pw1以及第一n型阱nw1。第一p型扩散区110设置于第一p型阱pw1之内，第二p型扩散区120以及第一n型扩散区130设置于第一n型阱nw1之内。

根据本发明的一实施例，半导体结构100更包括第一多晶硅层141以及氧化保护层142。如图1所示，第一多晶硅层141形成于第一p型扩散区110之上，氧化保护层142形成于第二p型扩散区120以及第一n型扩散区130之上，其中第一多晶硅层141以及氧化保护层142之间具有第一间距s1。

根据本发明的一实施例，如图1所示，第一多晶硅层141耦接至第一电极151。根据本发明的一实施例，第一n型阱nw1环绕第一p型阱pw1，因此在图1的剖面图中，第一n型阱nw1显示为位于第一p型阱pw1的两侧。

如图1所示，第一p型扩散区110耦接至第一电极151，第二p型扩散区120以及第一n型扩散区130耦接至第二电极152。根据本发明的一实施例，第一电极151以及第二电极152皆为金属层。

如图1所示，浅沟渠隔离区(shallowtrenchisolation,sti)160设置于第一p型扩散层110、第二p型扩散层120以及第一n型扩散层130之间，用以将第一p型扩散层110、第二p型扩散层120以及第一n型扩散层130相互电性分离。

根据本发明的一实施例，第一p型扩散区110、第一n型扩散区130以及第二p型扩散区120形成pnp晶体管，其中第一p型扩散区110为集极(collector)，第一n型扩散区130为基极(base)，第二p型扩散区130为射级(emitter)。

根据本发明的一实施例，图1所示的半导体结构100为静电防护装置。根据本发明的一实施例，第一电极151耦接至供应电压焊垫(pad)，第二电极152耦接至接地端，其中半导体结构100用以将供应电压焊垫所累积的静电电荷排除至接地端。

根据本发明的另一实施例，第一电极151耦接至输出输入焊垫，第二电极152耦接至接地端，其中半导体结构100用以将输出输入焊垫所累积的静电电荷排除至接地端。

根据本发明的一实施例，第一多晶硅层141可用以产生第一p型扩散区110内的游离电子电动对，进而增加静电防护的机器放电模式(machinemodel,mm)的保护能力。根据本发明的一实施例，半导体结构100的机器放电模式的保护能力可达550v。

图2是显示根据本发明的另一实施例所述的半导体结构的剖面图。与图1相比，图2的半导体结构200更包括第二p型阱pw2、第二n型阱nw2以及外延层epi。第一p型阱pw1形成于第二p型阱pw2之内，第一n型阱nw1形成于第二n型阱nw2之内。第二p型阱pw2以及第二n型阱nw2形成于外延层epi之上。根据本发明的一实施例，外延层epi为n型。根据本发明的一实施例，第二p型阱pw2、第二n型阱nw2以及外延层epi有助于降低静电放电通过路径的阻抗，进而有效提高静电防护的机器放电模式(machinemodel,mm)的保护能力。

图3是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图3的半导体结构300与图1的半导体结构100相比，第一p型扩散区110与浅沟渠隔离区160具有第二间距s2，用以增加第一p型扩散区110以及第二p型扩散区120的距离以及阻抗，以利提高静电防护的机器放电模式(machinemodel,mm)的保护能力。

图4是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图4的半导体结构400与图2相比，图4的半导体结构400第一p型扩散区110与浅沟渠隔离区160具有第二间距s2，用以增加第一p型扩散区110以及第二p型扩散区120的距离，以利提高静电防护的机器放电模式(machinemodel,mm)的保护能力。

图5是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图5的半导体结构500与图1的半导体结构100相比，半导体结构500包括第一多晶硅层541，其中第一多晶硅层541形成于第一p型扩散区110之上。如图5所示，第一多晶硅层541并未电性耦接至第一电极151。换句话说，第一多晶硅层541为浮接状态。

图6是显示根据本发明知另一实施利所述的半导体结构的剖面图。将图6的半导体结构600与图2的半导体结构200相比，半导体结构600包括第一多晶硅层641，其中第一多晶硅层641并未电性耦接至第一电极151。换句话说，第一多晶硅层641为浮接状态。

图7是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图7的半导体结构700与图1的半导体结构100相比，半导体结构700包括第一多晶硅层741。如图7所示，第一多晶硅层741形成于第一p型扩散层110以及第二p型扩散层120之上自第一p型扩散层110延伸至第二p型扩散层120，并且第一多晶硅层741为浮接状态。

根据本发明的一实施例，由于第一多晶硅层741由第一p型扩散层110延伸至第二p型扩散层120，即可省略图1所示的第一间距s1，进而降低半导体结构700所占的电路面积，进而节省制造成本。根据本发明的另一实施例，第一多晶硅层741亦可如图1所示，耦接至第一电极151，在此不再重复赘述。

图8是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图8的半导体结构800与图2的半导体结构200相比，半导体结构800包括第一多晶硅层841。如图8所示，第一多晶硅层841形成于第一p型扩散层110以及第二p型扩散层120之上自第一p型扩散层110延伸至第二p型扩散层120，并且第一多晶硅层841为浮接状态。

根据本发明的一实施例，由于第一多晶硅层841由第一p型扩散层110延伸至第二p型扩散层120，图2所示的第一间距s1即可省略，相较于图2所示的半导体结构200，半导体结构800所占的电路面积较小，进而节省制造成本。根据本发明的另一实施例，第一多晶硅层841亦可如图2所示，耦接至第一电极151，在此不再重复赘述。

图9是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图9的半导体结构900与图7的半导体结构700相比，半导体结构900包括第一多晶硅层941以及第二多晶硅层943，其中半导体结构700的氧化保护层142由第二多晶硅层943所取代。

如图9所示，第一多晶硅层941同样形成于第一p型扩散层110以及第二p型扩散层120之上自第一p型扩散层110延伸至第二p型扩散层120，第二多晶硅层943形成于第二p型扩散层120以及第一n型扩散层130之上。

根据本发明的一实施例，由于图7的半导体结构700的氧化保护层142由第二多晶硅层943取代，使得第一p型扩散层110、第二p型扩散层120以及第一n型扩散层130之上皆为多晶硅层，因而可省下氧化保护层的光罩的制造成本。

根据本发明的一实施例，第一多晶硅层941为浮接状态。根据本发明的另一实施例，第一多晶硅层941亦可耦接至第一电极151。根据本发明的一实施例，第二多晶硅层943为浮接状态。根据本发明的另一实施例，第二多晶硅层943亦可耦接至第二电极152。

图10是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图10的半导体结构1000与图8的半导体结构800相比，半导体结构1000包括第一多晶硅层1041以及第二多晶硅层1043，其中半导体结构800的氧化保护层142由第二多晶硅层1043所取代。

根据本发明的一实施例，由于图8的半导体结构800的氧化保护层142由第二多晶硅层1043取代，使得第一p型扩散层110、第二p型扩散层120以及第一n型扩散层130之上皆为多晶硅层，因而可省下氧化保护层的光罩的制造成本。

根据本发明的一实施例，第一多晶硅层1041为浮接状态。根据本发明的另一实施例，第一多晶硅层1041亦可耦接至第一电极151。根据本发明的一实施例，第二多晶硅层1043为浮接状态。根据本发明的另一实施例，第二多晶硅层1043亦可耦接至第二电极152。

本发明是提出静电防护装置的半导体结构，用以有效的提升静电防护的机器放电模式的保护能力。根据本发明的许多实施例，机器放电模式的保护能力最高可达550v。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中相关技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。