半导体器件及其制造方法与流程
2017年9月11日提交的日本专利申请no.2017-174357的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。
本发明涉及半导体器件及其制造方法，更具体地涉及适用于包括鳍式晶体管的半导体器件的有效技术。
背景技术：
鳍式晶体管被称为场效应晶体管，其具有高操作速度，并且可以减小漏电流和消耗功率且可以实现半导体元件的小型化。鳍式晶体管(finfet：fin场效应晶体管)是如下半导体元件：具有例如作为沟道区域在半导体衬底上方突出的半导体层，并且具有跨突出的半导体层并且在突出的半导体层上方形成的栅极电极。
作为可电写入和可擦除的非易失性存储器，广泛使用闪存存储器和eeprom(电可擦除可编程只读存储器)。这些存储器单元在栅极电极misfet(金属绝缘体半导体场效应晶体管)的下方具有通过氧化物膜或陷阱绝缘膜包围的导电浮置栅极电极，将在浮置栅极或陷阱绝缘膜中的电荷存储状态作为存储信息，并将其读取为晶体管的阈值。该陷阱绝缘膜表示电荷存储绝缘膜，并且例如是氮化硅膜。向该电荷存储层注入电荷和从该电荷存储层放电引起misfet的阈值变化，并导致其作为存储元件进行操作。该闪存存储器也称为monos(金属-氧化物-氮化物-氧化物-半导体)晶体管。monos晶体管用作用于存储器的晶体管。此外，广泛使用被添加有用于控制的晶体管的分裂栅极型存储器单元。
美国未审专利申请公开no.2011/0001169公开了一种用于在finfet中在鳍的表面上形成硅化物层的技术。
日本未审专利申请公开no.2011-210790公开了一种用于抑制硅化物层的异常生长的技术，其通过执行两次加热处理来形成覆盖源极区域的表面和漏极区域的表面的硅化物层。
日本未审专利申请公开no.2006-041354公开了一种当包括monos晶体管的分裂栅极型存储器单元被配置有finfet结构时用于形成覆盖鳍的表面的硅化物层的技术。
技术实现要素：
为了改善半导体器件的性能，本发明人已经研究了当采用ssi(源极侧注入)方法来对非易失性存储器单元进行写入时，通过提高电子的注入效率来减少用于重写存储器单元的时间，如日本未审专利申请公开no.2006-041354中所公开的那样。特别地，本发明人已经研究了当形成具有finfet结构的非易失性存储器时，在源极区域和漏极区域中形成的硅化物层与电子的注入效率之间的关系。
根据本说明书和附图的描述，任何其他目的和新特征将是显而易见的。
在将要在本申请中描述的优选实施例中，典型实施例简要描述如下。
根据一个实施例，提供了一种半导体器件，包括：第一突出单元，该第一突出单元是半导体衬底的一部分，从所述半导体衬底的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；以及第一栅极电极，该第一栅极电极在与所述第一方向正交的第二方向上延伸，并且被形成为通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面。所述半导体器件具有形成第一源极区域的一部分的第一硅化物层和形成第一漏极区域的一部分的第二硅化物层，所述第一硅化物层和所述第二硅化物层以在第一方向上在其间夹住所述第一部分的方式形成。
根据一个实施例，提供了一种半导体器件的制造方法，包括以下步骤：(a)使半导体衬底的上表面的一部分回退(retreat)，从而形成第一突出单元，所述第一突出单元是半导体衬底的一部分，从所述半导体衬底的回退的上表面突出，并沿着所述半导体衬底的主表面在第一方向上延伸；(b)形成第一栅极电极，以在与所述第一方向正交的第二方向上延伸并且通过第一栅极绝缘膜覆盖所述第一突出单元的第一部分的上表面和侧表面。所述半导体器件的制造方法还包括步骤(c)：形成第一硅化物层和第二硅化物层，第一硅化物层形成第一源极区域的一部分，第二硅化物层形成第一漏极区域的一部分，使得所述第一部分在第一方向上夹在所述第一硅化物层和所述第二硅化物层之间。
根据实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出根据第一实施例的半导体芯片的布局配置的示意图。
图2是示出根据第一实施例的半导体器件的平面图。
图3是示出根据第一实施例的半导体器件的透视图。
图4是示出根据第一实施例的半导体器件的截面图。
图5是用于说明根据第一实施例的半导体器件的制造工艺的透视图。
图6是在图5所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图7是用于说明图5之后的半导体器件的制造工艺的透视图。
图8是在图7所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图9是用于说明图7之后的半导体器件的制造工艺的透视图。
图10是在图9所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图11是用于说明图9之后的半导体器件的制造工艺的透视图。
图12是用于说明图11之后的半导体器件的制造工艺的透视图。
图13是在图12所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图14是用于说明图12之后的半导体器件的制造工艺的透视图。
图15是在图14所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图16是用于说明图14之后的半导体器件的制造工艺的透视图。
图17是在图16所示的制造工艺中沿着半导体器件的“y”方向的截面图。
图18是用于说明图17之后的半导体器件的制造工艺的截面图。
图19是用于说明图17之后的半导体器件的制造工艺的截面图。
图20是用于说明图19之后的半导体器件的制造工艺的截面图。
图21是用于说明图20之后的半导体器件的制造工艺的截面图。
图22是用于说明图21之后的半导体器件的制造工艺的截面图。
图23是用于说明图22之后的半导体器件的制造工艺的截面图。
图24是用于说明图23之后的半导体器件的制造工艺的截面图。
图25是用于说明图24之后的半导体器件的制造工艺的截面图。
图26是用于说明图25之后的半导体器件的制造工艺的截面图。
图27是用于说明图26之后的半导体器件的制造工艺的截面图。
图28是用于说明图27之后的半导体器件的制造工艺的截面图。
图29是用于说明图28之后的半导体器件的制造工艺的截面图。
图30是用于说明图29之后的半导体器件的制造工艺的截面图。
图31是用于说明图30之后的半导体器件的制造工艺的截面图。
图32是用于说明图31之后的半导体器件的制造工艺的截面图。
图33是用于说明图32之后的半导体器件的制造工艺的截面图。
图34是用于说明图33之后的半导体器件的制造工艺的截面图。
图35是用于说明图34之后的半导体器件的制造工艺的截面图。
图36是用于说明图35之后的半导体器件的制造工艺的截面图。
图37是用于说明图36之后的半导体器件的制造工艺的截面图。
图38是用于说明图37之后的半导体器件的制造工艺的截面图。
图39是用于说明图38之后的半导体器件的制造工艺的截面图。
图40是用于说明图39之后的半导体器件的制造工艺的截面图。
图41是用于说明图40之后的半导体器件的制造工艺的截面图。
图42是用于说明图41之后的半导体器件的制造工艺的截面图。
图43是用于说明图42之后的半导体器件的制造工艺的截面图。
图44是用于说明图43之后的半导体器件的制造工艺的截面图。
图45是用于说明图44之后的半导体器件的制造工艺的截面图。
图46是用于说明图45之后的半导体器件的制造工艺的截面图。
图47是用于说明图46之后的半导体器件的制造工艺的截面图。
图48是非易失性存储器的存储器单元的等效电路图。
图49是表示在“写入”、“擦除”和“读取”时对所选存储器单元的每个部分的电压的施加条件的示例的表。
图50是图示由本发明人获得的实验数据的曲线图。
图51是用于说明根据第二实施例的半导体器件的制造工艺的截面图。
图52是用于说明图51之后的半导体器件的制造工艺的截面图。
图53是用于说明根据第三实施例的半导体器件的截面图。
具体实施方式
在下面的优选实施例中，必要时为了方便起见，将对划分的多个章节或优选实施例进行描述，然而，除非另有说明，否则它们不是相互不相关的，而是一个是另一个的全部或部分的修改、细节、补充说明的关系。在以下优选实施例中，在参考元件数目(包括量、数值、数量、范围)的情况下，除非另有说明且除非原则上明确限制，否则本发明不限于指定的数目，并且可以使用超过或低于指定数目的数目。此外，在以下优选实施例中，除非另有说明并且除非认为它们原则上显然是必需的，否则组成元件(包括元件步骤)不一定是必不可少的。类似地，在下面的优选实施例中，当提及构成元件的形式、位置和关系时，除非另有说明并且除非认为它们原则上显然不是必需的，否则可以包括那些近似或类似的形式。这同样适用于数值和范围。
现在将基于图示具体地描述本发明的优选实施例。在用于解释优选实施例的整个附图中，具有相同功能的相同组成元件由相同的附图标记标识，因此不再重复描述。在下面的优选实施例中，除非另有要求，否则不会重复描述实质上相同或相似的部分。
在用于优选实施例的任何附图中，为了清楚说明起见，可以不提供阴影线。
第一实施例
在本实施例中，现在将参考附图对具有非易失性存储器的半导体器件进行描述。首先将描述其中形成包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置。图1是示出本实施例中的半导体芯片chp的布局配置的示例的示意图。在图1中，半导体芯片chp具有非易失性存储器电路c1、cpu(中央处理单元)电路c2、ram(随机存取存储器)电路c3、模拟电路c4和i/o(输入/输出)电路c5。
非易失性存储器电路c1具有可以电重写存储信息的闪存存储器和eeprom(电可擦除可编程只读存储器)，并且是形成例如monos晶体管作为半导体元件的区域。
cpu电路c2具有由大约1.5v的电压驱动的逻辑电路，并且是具有低击穿电压misfet的区域，低击穿电压misfet被形成作为具有低电阻和高操作速度的半导体元件。
ram电路c3具有sram(静态ram)，并且是具有低击穿电压misfet的区域，低击穿电压misfet被形成作为具有与cpu电路c2的低击穿电压misfet相同的结构的半导体元件。
模拟电路c4具有模拟电路，并且是具有中间击穿电压misfet、电容元件、电阻元件和双极晶体管作为半导体元件的区域。中间击穿电压misfet的击穿电压大于低击穿电压misfet的击穿电压，并且由大约6v的电压驱动。
i/o电路c5具有输入/输出电路，并且是具有中间击穿电压misfet的区域，中间击穿电压misfet被形成作为与模拟电路c4中大致相同的半导体元件。
<半导体器件的器件结构>
现在将使用图2至图4对本实施例的结构进行描述。图2是示出本实施例的半导体器件的平面图。图3是示出根据本实施例的半导体器件的透视图。图4是示出根据本实施例的半导体器件的截面图。图3没有示出阱。
在图2和图3中，区域1a是半导体器件的图1的非易失性存储电路c1的一部分，区域1b和区域1c是半导体器件的cpu电路c2的一部分。
图2是示出区域1a中的多个存储器单元mc、区域1b中的n型晶体管qn和区域1c中的p型晶体管qp的平面图。
图3是示出区域1a中的一个存储器单元mc、区域1b中的n型晶体管qn和区域1c中的p型晶体管qp的透视图。
如图2和图3所示，在区域1a中，在“x”方向上延伸的多个鳍fa在“y”方向上以相等的间隔布置。“x”方向和“y”方向沿着半导体衬底sb的主表面形成。“x”方向与“y”方向正交。“x”方向是鳍fa的长边方向，“y”方向是鳍fa的短边方向。鳍fa是例如从半导体衬底sb的主表面选择性地突出的长方体突出部分(突起部分)，并且具有壁状形式(板状形式)。鳍fa的下端部分被覆盖半导体衬底sb的主表面的元件隔离部分sti包围。鳍fa是半导体衬底sb的一部分，并且是用于形成存储器单元mc的有源区域。在平面图中，相邻的鳍fa通过元件隔离部分sti而隔离。
在区域1b中，形成沿“x”方向延伸的鳍fb。在区域1c中，形成沿“x”方向延伸的鳍fc。即，“x”方向是鳍fb和fc的长边方向，而“y”方向是鳍fb和鳍fc的短边方向。鳍fb和鳍fc是从半导体衬底sb的主表面选择性地突出的长方体突出部分(突起部分)，并且具有壁状形式(板状)形式。鳍fc和鳍fb的下端部分被覆盖半导体衬底sb的主表面的元件隔离部分sti包围。鳍fb是半导体衬底sb的一部分，并且是用于形成n型晶体管qn的有源区域。鳍fc是半导体衬底sb的一部分，并且是用于形成p型晶体管qp的有源区域。
鳍fa、鳍fb和鳍fc不必形成为平行六面体形状。在沿短边方向的横截面图中，矩形角部可以被圆化。鳍fa、鳍fb和鳍fc的侧表面可以垂直于半导体衬底sb的主表面，但是它可以具有接近垂直角度的倾斜角度。即，在截面图中，鳍fa、鳍fb和鳍fc可以是平行六面体形状或梯形形状。
在多个鳍fa上，布置有在“y”方向上延伸的多个控制栅极电极cg和多个存储器栅极电极mg。也就是说，控制栅极电极cg和多个存储器栅极电极mg覆盖鳍fa的上表面和侧表面，并且还通过栅极绝缘膜gf1和栅极绝缘膜on形成在元件隔离部分sti上。
控制栅极电极cg侧的漏极区域md和存储器栅极电极侧的源极区域ms以在“x”方向上在其间夹有由控制栅极电极cg和存储器栅极电极mg覆盖的鳍fa的一部分的方式形成。也就是说，在“x”方向上，一个控制栅极电极cg和一个存储器栅极电极mg被定位于源极区域ms和漏极区域md之间。
存储器单元mc是misfet和非易失性存储器元件。misfet具有控制栅极电极cg、栅极绝缘膜gf1、存储器栅极电极mg、栅极绝缘膜on、漏极区域md和源极区域ms。
漏极区域md形成在沿“x”方向彼此相邻的两个控制栅极电极cg之间。源极区域ms形成在沿“x”方向彼此相邻的两个存储器栅极电极mg之间。在“x”方向上彼此相邻的两个存储器单元mc共享漏极区域md或源极区域ms。共享漏极区域md的两个存储器单元mc在“x”方向上以漏极区域md为轴线性对称。共享源极区域ms的两个存储器单元在“x”方向上以源极区域ms为轴线性对称。
在鳍fb上，布置沿“y”方向延伸的栅极电极g1。也就是说，栅极电极g1通过栅极绝缘膜gf2形成在鳍fb的上表面和侧表面上以及元件隔离部分sti上。漏极区域ld1和源极区域ls1以在“x”方向上在其间夹有被鳍fb的栅极电极g1覆盖的鳍fb的一部分的方式形成。漏极区域ld1和源极区域ls1是n型导电半导体区域。
包括漏极区域ld1和源极区域ls1的鳍fb的侧表面和上表面被使用外延生长工艺形成的外延(半导体层)ep1覆盖。外延层ep1沿“y”方向具有菱形形状的截面，并且外延层ep1的一部分也形成在元件隔离部分sti上。也就是说，外延层ep1的侧表面和不与鳍fb接触的表面具有下侧表面和上侧表面。下侧表面具有在沿着半导体衬底sb主表面的方向上与鳍fb分离的从元件隔离部分sti侧向上的倾斜部分，而上侧表面具有在沿着半导体衬底sb主表面的方向上靠近鳍fb的从元件隔离部分sti侧向上的倾斜部分。下侧表面的上端和上侧表面的下端彼此耦合。
换句话说，在y方向上，与外延层ep1的上端和下端相比，外延层ep1的左末端和右末端之间的宽度具有在上端和下端之间的更大的中心部分。
该外延层ep1由例如sip(磷化硅)或sic(碳化硅)形成。
n型晶体管qn是具有栅极电极g1、栅极绝缘膜gf2、漏极区域ld1和源极区域ls1的misfet。
在鳍fc上，布置了沿y方向延伸的栅极电极g2。也就是说，栅极电极g2通过栅极绝缘膜gf3覆盖鳍fc的上表面和侧表面，并且还形成在元件隔离部分sti上。漏极区域ld2和源极区域ls2以在x方向上在其间夹有鳍fc的被栅极电极g2覆盖的部分的方式形成。漏极区域ld2和源极区域ld2是具有p型导电性的半导体区域。
包括漏极区域ld2和源极区域ls2的鳍fc的侧表面和上表面由使用外延生长工艺形成的外延层(半导体层)ep2覆盖。外延层ep2沿“y”方向具有菱形形状的截面，并且外延层ep2的一部分也形成在元件隔离部分sti上。也就是说，外延层ep2的不与鳍fc接触的侧表面具有下侧表面和上侧表面。下侧表面具有在沿着半导体衬底sb主表面的方向上与鳍fc分离的从元件隔离部分sti向上的倾斜部分，而上侧表面具有在沿着半导体衬底sb主表面的方向上接近鳍fb的从元件隔离部分sti向上的倾斜部分。下侧表面的上端和上侧表面的下端彼此耦合。
换句话说，在y方向上，与外延层ep2的上端和下端相比，外延层ep2的左末端和右末端之间的宽度具有在上端和下端之间的更大的中心部分。
该外延层ep2由例如sige(锗硅)形成。
p型晶体管qp是具有栅极电极g2、栅极绝缘膜gf3、漏极区域ld2和源极区域ls2的misfet。
在每个存储器单元mc以及n型晶体管qn和p型晶体管qp上，形成层间绝缘膜il1和il2。在层间绝缘膜il1和il2中，形成插塞pg1和pg2。在图2和图3中，层间绝缘膜il1和il2未示出。每个存储器单元mc的漏极区域md和源极区域ms分别通过插塞pg1电耦合到作为位线的布线m1和作为源极线的布线m1。n型晶体管qn的漏极区域ld1和源极区域ls1以及p型晶体管qp的漏极区域ld2和源极区域ls2通过插塞pg2电耦合到布线m1。
现在将使用图4对根据本实施例的半导体器件的截面结构进行描述。
图4的区域1a示出了沿图2的a-a线截取的截面图，并示出了沿存储器单元mc的栅极长度方向(“x”方向)的截面图。
图4的区域1b示出了沿图2的b-b线截取的截面图，并示出了沿n型晶体管qn的栅极长度方向(“x”方向)的截面图。
图4的区域1c示出了沿图2的c-c线截取的截面图，并示出了沿p型晶体管qp的栅极长度方向(“x”方向)的截面图。
如图4所示，在包括鳍fa的半导体衬底sb中，形成作为p型导电半导体区域的阱pw1。在包括鳍fb的半导体衬底sb中，形成作为p型导电半导体区域的阱pw2。在包括鳍fc的半导体衬底中，形成作为n型导电半导体区域的阱nw。
现在将描述包括在区域1a中的存储器单元mc的结构。
如区域1a所示，在从元件隔离部分sti突出的鳍fa的上部部分中，控制栅极电极cg通过栅极绝缘膜gf1形成在鳍fa的上表面上。在沿“x”方向与控制栅极电极cg相邻的区域中，通过绝缘膜on形成存储器栅极电极mg。绝缘膜on介于控制栅极电极cg和存储器栅极电极mg之间。控制栅极电极cg和存储器栅极电极mg通过绝缘膜on而电隔离。连续形成绝缘膜on以覆盖存储器栅极电极mg的一个侧表面和底表面。
栅极绝缘膜gf1是由例如氧化硅形成的绝缘膜。栅极绝缘膜gf1可以由所谓的高介电常数膜(高k膜)形成，如介电常数大于氧化硅的高绝缘材料膜。该高介电常数膜由金属氧化物膜形成，例如，包括铪的氧化物膜、包括铝的氧化物膜或包括钽的氧化物膜。栅极绝缘膜gf1的厚度为例如1nm至2nm。
控制栅极电极cg例如是由具有n型导电性的多晶硅形成的导电膜。
绝缘膜on是绝缘膜x1、形成在绝缘膜x1上的电荷存储层csl和形成在电荷存储层csl上的绝缘膜x2的层叠膜。绝缘膜x1例如是通过对鳍fa的上表面和侧表面进行热氧化而形成的氧化硅膜，并且具有4nm的厚度。电荷存储层csl是能够保持电荷的陷阱绝缘膜，是使用例如cvd(化学气相沉积)技术形成的氮化硅膜，并且具有7nm的厚度。绝缘膜x2是氧化硅膜或氮氧化硅膜，厚度为9nm。也就是说，绝缘膜on的厚度例如为20nm，其大于控制栅极电极cg下方的栅极绝缘膜gf1的厚度。
电荷存储层csl可以由通过氮化铪或铝而不是氮化硅膜形成的绝缘膜形成。
存储器栅极电极mg例如是由具有n型导电性的多晶硅膜形成的导电膜。
在控制栅极电极和存储器栅极电极mg上形成硅化物层s2。硅化物层s2由例如硅化镍(nisi)或硅化钴(cosi2)形成。可以向硅化物层s2添加铂(pt)。
图案的侧表面被侧壁间隔物sw覆盖。该图案包括控制栅极电极cg、栅极绝缘膜gf1、存储器栅极电极mg、绝缘膜on和硅化物层s2。侧壁间隔物sw由例如氮化硅膜和氧化硅膜的层叠结构形成。
在区域1a的鳍fa中，图2和图3中所示的存储器单元mc的源极区域ms和漏极区域md以在x方向上在其间夹有鳍fa的由控制栅极电极cg和存储器栅极电极mg覆盖的部分的方式形成。源极区域ms和漏极区域md具有作为n-型半导体区域的延伸区域ex1、作为n型半导体区域的扩散区域d1和硅化物层s1，如图4的区域1a所示。扩散区域d1的杂质浓度比延伸区域ex1的杂质浓度更大。延伸区域ex1和扩散区域d1相互接触。延伸区域ex1位于存储器单元mc的沟道区域侧，比扩散区域d1和硅化物层s1更靠近沟道区域。在该实施例中，扩散区域d1形成为源极区域ms和漏极区域md的一部分。然而，扩散区域d1不是必需形成的。
该实施例中的硅化物层s1不仅形成在鳍fa的表面上，而且还形成在鳍fa的内部，并且形成为所谓的全硅化物层。也就是说，作为源极区域ms和漏极区域md的鳍fa是全硅化的。换句话说，在鳍fa中，高于元件隔离部分sti上表面的任何部分都几乎完全硅化。具体地，在鳍fa中，比元件隔离部分sti上表面高的部分的90％被硅化，并且形成为硅化物层s1。因此，源极区域ms和漏极区域md的90％或更多由硅化物层s1形成，并且小于10％的源极区域ms和漏极区域md由包括延伸区域ex1的半导体区域形成。这导致提高了在针对存储器单元mc的写入操作期间热电子到电荷存储层csl的注入效率，从而减少了用于存储器单元的重写时间。
在该实施例中，为了抑制硅化物层s1的过度生长，将碳或氮引入到包括延伸区域ex1的鳍fa或硅化物层s1中。
该硅化物层s1由包括镍(ni)和硅(si)的膜形成，并且由例如硅化镍(nisi)形成。
稍后将使用作为沿鳍fa的“y”方向截取的截面图的图45至图47更具体地描述硅化物层s1的形成方法。
在鳍fa和元件隔离部分sti上形成由例如氧化硅膜形成的层间绝缘膜il1。可以在鳍fa和层间绝缘膜il1之间形成由例如氮化硅膜形成的刻蚀停止膜。在层间绝缘膜il1、控制栅极电极cg上的硅化物层s2、存储器栅极电极mg上的硅化物层s2和侧壁间隔物sw中的每一个的上表面上形成由例如氧化硅膜形成的层间绝缘膜il2。
在层间绝缘膜il2和层间绝缘膜il1中形成电耦合到源极区域ms和漏极区域md的接触孔ch。插塞pg1形成在接触孔ch中，并且例如由包括钛膜、氮化钛膜或其层叠膜的阻挡金属膜和主要包括钨的导电膜形成。
现在将描述区域1b中所示的n型晶体管qn的结构。
如区域1b所示，栅极绝缘膜gf2沿着开口的底表面和侧表面形成，所述开口用于露出在“x”方向上在两个侧壁间隔物sw之间的鳍fb。
栅极电极g1通过栅极绝缘膜gf2嵌入开口中。以这种方式，该实施例的栅极电极g1形成有所谓的后栅极结构。
栅极绝缘膜gf2由介电常数大于氧化硅的绝缘材料膜形成，即，由高介电常数膜(高k膜)形成。该高介电常数膜可以是例如包括铪的氧化物膜、包括铝的氧化物膜或包括钽的氧化物膜。栅极绝缘膜gf2的厚度为例如1nm至2nm。
可以对鳍fb的上表面和侧表面执行热氧化，以在栅极绝缘膜gf2和鳍fb之间形成厚度为1nm的氧化硅膜。
栅极电极g1由单层金属膜或层叠膜形成，所述单层金属膜例如由氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜形成，所述层叠膜通过适当地层叠其中的任何膜而形成。
包括栅极电极g1和栅极绝缘膜gf2的图案的侧表面被侧壁间隔物sw覆盖。侧壁间隔物sw形成有例如氮化硅膜和氧化硅膜的层叠结构。
在鳍fb中，n型晶体管qn的源极区域ls1和漏极区域ld1以在“x”方向上在其间夹有由栅极电极g1覆盖的鳍fb的部分的方式形成。源极区域ls1和漏极区域ld1分别具有作为n-型半导体区域的延伸区域ex2和作为n+型半导体区域的扩散区域d2。扩散区域d2的杂质浓度比延伸区域ex2的杂质浓度更大。延伸区域ex2和扩散区域d2彼此接触，并且延伸区域ex2位于n型晶体管qn的沟道区域侧，比扩散区域d2更靠近沟道区域。
侧壁间隔物sw旁边的鳍fb的侧表面和上表面被使用外延生长工艺形成的外延层ep1覆盖。上述扩散区域d2不仅形成在鳍fb中，还形成在外延层ep1中。
现在将描述区域1c中所示的p型晶体管qp的结构。
如区域1c所示，沿着开口的底表面和侧表面形成栅极绝缘膜gf3，所述开口用于露出在“x”方向上在两个侧壁间隔物sw之间的鳍fc。
栅极电极g2通过栅极绝缘膜gf3嵌入并形成在开口中。以这种方式，该实施例的栅极电极g2形成有所谓的后栅极结构。
栅极绝缘膜gf3由介电常数大于氧化硅的绝缘材料膜形成，即，由高介电常数膜(高k膜)形成。该高介电常数膜可以是例如包括铪的氧化物膜、包括铝的氧化物膜或包括钽的氧化物膜。栅极绝缘膜gf3的厚度为例如1nm至2nm。
可以对鳍fc的上表面和侧表面执行热氧化，以在栅极绝缘膜gf3和鳍fc之间形成厚度约为1nm的氧化硅膜。
栅极电极g2由单层金属膜或层叠膜形成，所述单层金属膜例如包括氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜，所述层叠膜通过适当地层叠其中的任何膜而形成。
包括栅极电极g2和栅极绝缘膜gf3的图案的侧表面被侧壁间隔物sw覆盖。侧壁间隔物sw形成有例如氮化硅膜和氧化硅膜的层叠结构。
在鳍fc中，p型晶体管qp的源极区域ls2和漏极区域ld2以在“x”方向上在其间夹有由栅极电极g2覆盖的鳍fc的部分的方式形成。源极区域ls2和漏极区域ld2分别具有作为p-型半导体区域的延伸区域ex3和作为p+型半导体区域的扩散区域d3。扩散区域d3的杂质浓度比延伸区域ex3的杂质浓度更大。延伸区域ex3和扩散区域d3彼此接触，并且延伸区域ex3位于p型晶体管qp的沟道区域侧，比扩散区域d3更靠近沟道区域。
侧壁间隔物sw旁边的鳍fc的侧表面和上表面被使用外延生长工艺形成的外延层ep2覆盖。上述扩散区域d3不仅形成在鳍fc中，还形成在外延层ep2中。
在鳍fb和鳍fc上形成由例如氧化硅膜形成的层间绝缘膜il1。可以在鳍fa和层间绝缘膜il1之间形成由例如氮化硅膜形成的刻蚀停止膜。在例如层间绝缘膜il1、栅极电极g1、栅极电极g2和侧壁间隔物sw中的每一个的上表面上形成由例如氧化硅膜形成的层间绝缘膜il2。
在层间绝缘膜il2和层间绝缘膜il1中形成电耦合到源极区域ls1、漏极区域ld1、源极区域ls2和漏极区域ld2的接触孔ch。在接触孔ch中，形成插塞pg2。插塞pg2由包括例如钛膜或氮化钛膜或其层叠膜的阻挡金属膜以及主要包括钨的导电膜形成。
在包括外延层ep1的扩散区域d2和插塞pg2之间以及在包括外延层ep2的扩散区域d3和插塞pg2之间形成硅化物层s3。硅化物层s3由例如tisi2(硅化钛)形成。硅化物层s3形成在插塞pg2的正下方，即，形成在接触孔ch的底部上。在插塞pg2旁边的区域中的外延层ep1的上表面和在插塞pg2旁边的区域中的外延层ep2的上表面从硅化物层s3露出。硅化物层s3具有降低包括半导体的外延层ep1和插塞pg2之间的耦合电阻的作用。
在覆盖存储器单元mc、n型晶体管qn和p型晶体管qp的层间绝缘膜il2上形成层间绝缘膜il3。在层间绝缘膜il3中形成用于布线的沟槽。在该用于布线的沟槽中，嵌入主要包括例如铜的导电膜，从而在层间绝缘膜il3中形成布线m1，作为与插塞pg1和pg2耦合的第一层。作为第一层的布线m1的结构是所谓的镶嵌布线结构。
此后，使用双镶嵌技术，形成第二层或另外的层的布线，但未示出。布线m1和比布线m1更靠上的布线不限于具有镶嵌布线结构。可以图案化并形成导电膜，例如，可以应用钨布线或铝布线。
现在将描述本实施例的区域1a至1c中的每一个的源极区域和漏极区域的结构。
形成在区域1b和区域1c中的每个外延层ep1和ep2的上表面的位置，换句话说，通过硅化物层s3耦合到插塞pg2的表面高于区域1a的硅化物层s1的上表面(即，与插塞pg1耦合的表面)的位置。这是因为在鳍fb或鳍fc中形成的外延层ep1和ep2的厚度大于在鳍fa上形成的硅化物层s1的厚度。
以这种方式，在该实施例中，形成厚的外延层ep1和ep2，从而增加了n型晶体管qn的源极区域ls1和漏极区域ld1以及p型晶体管qp的源极区域ls2和漏极区域ld2中的每个的截面积。这导致减小源极区域ls1、漏极区域ld1、源极区域ls2和漏极区域ld2的电阻。在区域1a中，通过使用电阻低于半导体的硅化物层s1覆盖鳍fa，减小了源极区域ms和漏极区域md的电阻。
在区域1a、区域1b和区域1c之间，用于降低源极区域和漏极区域的电阻的结构存在差异。这是因为必须防止应力的发生。也就是说，为了降低finfet的源极区域和漏极区域的电阻，考虑形成覆盖源极区域和漏极区域的外延层。在存储器单元mc中，如果外延层形成在源极区域ms和漏极区域md中，则在元件中产生应力。这导致降低存储器单元的性能和可靠性的问题。
在该实施例中，对于包括存储器单元mc的鳍fa，形成硅化物层s1，从而实现源极/漏极区域的低电阻。对于包括n型晶体管qn和p型晶体管qp的鳍fb和fc，形成具有大体积的外延层ep1和ep2，从而实现源极/漏极区域的低电阻。
因此，可以实现存储器单元mc、n型晶体管qn和p型晶体管qp的低电阻，并且可以防止存储器单元的性能劣化。因此，可以改善半导体器件的性能。
<非易失性存储器的操作>
现在将参考图48和图49描述非易失性存储器的操作示例。
图48是非易失性存储器的存储器单元mc的等效电路图。图49是表示在“写入”、“擦除”和“读取”时对所选存储器单元的每个部分的电压的施加条件的示例的表。图49的表示出与“写入”、“擦除”和“读取”相关联的、施加到图48所示的存储器单元mc的存储栅极电极mg的电压vmg、施加到源极区域ms的电压vs、施加到控制栅极电极cg的电压vcg、施加到漏极区域md的电压vd以及施加到阱pw1的电压vb。
图49的表仅表示优选的电压施加条件的示例。其不限于这些示例，并且根据需要各种改变是可能的。在该实施例中，“写入”被定义为将电子注入到存储器栅极电极mg下方的绝缘膜on中的电荷存储层csl，而“擦除”被定义为空穴的注入。
写入方法可以是使用热电子注入执行写入的方法，即，所谓的源极侧注入。例如，在图49的“写入”列中表示的电压被施加到所选择的存储器单元的每个部分以进行写入，并且电子被注入到所选择的存储器单元的电荷存储层csl，从而执行写入。
此时，在鳍fa的两个栅极电极(存储器栅极电极mg和控制栅极电极cg)下方的沟道区域中产生热电子，并且将热电子注入到存储器栅极电极mg下方的电荷存储层csl。注入的热电子被电荷存储层csl中的陷阱能级捕获。结果，具有存储器栅极电极mg的存储晶体管的阈值电压增加。也就是说，存储晶体管处于写入状态。
擦除方法可以是通过btbt(带间隧穿)的热空穴注入进行擦除的方法，即所谓的btbt方法。即，通过将通过btbt产生的空穴注入电荷存储层csl来完成擦除。例如，将在图49的“擦除”栏中表示的电压施加于所选存储器单元的每个部分以进行擦除。然后，通过btbt现象产生空穴，并且由于其电场加速，空穴被注入到所选存储器单元的电荷存储层csl。结果，存储晶体管的阈值电压降低。也就是说，存储晶体管处于擦除状态。
在读取时，将在图49的“读取”栏中表示的电压施加于所选存储器单元的每个部分以进行读取。在读取时施加到存储器栅极电极mg的电压vmg被设置为在处于写入状态的存储器晶体管的阈值电压和处于擦除状态的存储器晶体管的阈值电压之间的值，从而在写入状态和擦除状态之间进行区分。
<半导体器件的主要特征>
本实施例的半导体器件的主要特征在于，形成在区域1a中的存储器单元mc的源极区域ms和漏极区域md中的硅化物层s1形成为全硅化物层。硅化物层s1以这样的方式形成：鳍fa的由控制栅极电极cg和存储器栅极电极mg覆盖的部分沿“x”方向夹在源极区域ms和漏极区域md之间。具体而言，如图4和图47所示，不仅鳍fa的表面，而且鳍fa的内部部分也被硅化。另外，在鳍fa中，高于元件隔离部分sti的最上表面的部分的90％形成为硅化物层s1。因此，90％的源极区域ms和漏极区域md由硅化物层s1形成。在该实施例中，该硅化物层s1被称为全硅化物层。
以这种方式，硅化物层s1形成为全硅化物层，从而降低了源极区域ms和漏极区域md的电阻。也就是说，当仅在鳍fa的表面上形成硅化物层时，鳍fa的内部部分是电阻大于硅化物层的半导体。然后，源极区域ms和漏极区域md的电阻高。与本实施例的硅化物层s1类似，不仅鳍fa的表面，而且鳍fa的内部部分被硅化，从而能够降低源极区域ms和漏极区域md的电阻。
根据本发明人的研究发现，在针对存储器单元mc的写入操作中，特别是在使用上述ssi方法写入时，通过将硅化物层s1形成为全硅化物层可以减少存储器单元mc的写入时间。
这是因为在写入操作时，肖特基势垒上的热电子流入沟道区域，结果在硅化物层s1和由控制栅极电极cg和存储栅极电极mg覆盖的鳍fa的部分(存储器单元mc的沟道区域)之间的界面中产生肖特基势垒。也就是说，在传统的存储器单元mc中，因为硅化物层仅形成在扩散区域d1的表面上，所以不存在上述肖特基势垒。因为肖特基势垒上的热电子具有比传统存储器单元mc中产生的热电子更高的能量，所以它们容易被电荷存储层csl捕获。这增加了注入到电荷存储层csl的电子的量。因此，可以减少存储器单元mc的写入时间，并且可以提高存储器单元mc的写入速度。因此，可以改善半导体器件的性能。
图50是说明由本发明人获得的实验数据的曲线图。垂直轴表示存储器单元mc的阈值电压的变化量。如果阈值电压的变化量大，则意味着大量电子被注入电荷存储层csl中。水平轴表示写入操作的时间。注意，图50中的垂直轴和水平轴的值表示相对值而不是实际值。在图50中，用实线示出了本实施例的存储器单元mc的值，而用虚线示出了常规存储器单元(仅在扩散区域d1的表面上形成硅化物层的存储器单元)的值。
从图50的数据可以明显看出，在本实施例的存储器单元mc中，与传统存储器单元相比，电子被有效地注入电荷存储层csl。
因为可以减少在存储器单元mc中重写数据的时间，所以它减少了在每次写入操作时绝缘膜on上的电应力。因此，可以改善存储器单元mc的重写电阻，并且可以改善存储器单元mc的保持特性。因此，还可以提高半导体器件的可靠性。
具有高能量的热电子可以到达电荷存储层csl中的深层(从绝缘膜x1和电荷存储层csl之间的界面上方的位置)。这改善了注入电荷存储层csl的电子的保持特性。从这个观点来看，也可以改善存储器单元mc的保持特性。因此，还可以提高半导体器件的可靠性。
<半导体器件的制造工艺>
现在将使用图5至图47对根据本实施例的半导体器件的制造工艺进行描述。
现在将使用图5至图18描述图2中所示的区域1a的鳍fa、区域1b的鳍fb和区域1c的鳍fc的形成过程。图5、图7、图9、图11、图12、图14和图16是用于说明本实施例的半导体器件的制造工艺的透视图。图6、图8、图10、图13、图15、图17和图18是本实施例的半导体器件的制造工艺的截面图。
如图5和图6所示，制备半导体衬底sb。然后，在半导体衬底sb的主表面上依次形成绝缘膜if1、绝缘膜if2和导电膜si1。半导体衬底sb由具有例如大约1ωcm到10ωcm的电阻率的p型单晶硅形成。绝缘膜if1例如由氧化硅膜形成，并且可以使用例如热氧化技术或cvd技术形成。绝缘膜if1的厚度为2nm至10nm。绝缘膜if2例如使用cvd技术由例如氮化硅膜形成。绝缘膜if2的厚度为20nm至100nm。导电膜si1例如使用cvd技术由例如硅膜形成。导电膜si1的厚度为例如20nm至200nm。使用光刻技术和刻蚀技术处理区域1a和区域1b的导电膜si1。结果，在“x”方向延伸的多个导电膜si1的图案在“y”方向形成在绝缘膜if2上。
如图7和图8所示，形成覆盖每个导电膜si1的侧表面的硬掩模hm1。在使用例如cvd技术在半导体衬底sb上形成厚度为10nm至40nm的氧化硅膜之后，进行作为各向异性刻蚀的干法刻蚀。由此，绝缘膜if2和导电膜si1中的每一个的表面被露出，从而形成保留在导电膜si1的侧表面上的硬掩模hm1。硬掩模hm1没有完全嵌入在相邻的导电膜si1之间，并且形成为环形以包围每个导电膜si1。
此后，使用湿法刻蚀技术去除导电膜si1。
如图9和图10所示，形成用于覆盖区域1a的硬掩模hm1并露出区域1b和区域1c的硬掩模hm1的抗蚀剂图案pr1。接下来，执行湿法刻蚀以去除区域1b和区域1c的硬掩模hm1的表面的一部分。这导致区域1b和区域1c的硬掩模hm1的宽度变窄。在本申请中，“宽度”表示沿着半导体衬底sb的主表面的方向上的图案的长度。
硬掩模hm1用于形成鳍。因此，如上所述，通过提供在区域1a的硬掩模hm1的宽度与区域1b和区域1c的硬掩模hm1的宽度之间的差异，可以提供在区域1a中形成的鳍fa的宽度与在区域1b和区域1c中形成的鳍fb和鳍fc的宽度之间的差异。
此后，通过执行灰化工艺去除抗蚀剂图案pr1。
如图11所示，覆盖硬掩模hm1的一部分的抗蚀剂图案pr2形成在区域1a至区域1c中的每一个中。抗蚀剂图案pr2是覆盖硬掩模hm1的沿“x”方向延伸的部分并且用于露出在“y”方向延伸的部分和在“x”方向上延伸的对应部分的端部的图案。也就是说，硬掩模hm1在“x”方向上的两个端部从抗蚀剂图案pr2露出。
如图12和图13所示，抗蚀剂图案pr2用作掩模用于执行刻蚀，从而去除每个硬掩模hm1的一部分。结果，仅剩下沿x方向延伸的硬掩模hm1的一部分。即，在绝缘膜if2上，作为沿“x”方向延伸的图案的多个硬掩模hm1沿“y”方向布置。
此后，使用灰化工艺去除抗蚀剂图案pr2。
如图14和图15所示，使用硬掩模hm1作为掩模，对绝缘膜if2、绝缘膜if1和半导体衬底sb进行各向异性干法刻蚀。结果，在硬掩模hm正下方形成了作为半导体衬底sb的一部分的图案(鳍fa、鳍fb和鳍fc)，该图案被处理为板状形式(壁状形式)。在这种情况下，从硬掩模hm1露出的区域的半导体衬底sb的主表面被挖掘100nm至250nm，从而形成距半导体衬底sb的主表面高度为100nm至250nm的鳍fa、鳍fb和鳍fc。
如图16和图17所示，以填充在鳍fa、鳍fb、鳍fc、绝缘膜if1、绝缘膜if2和硬掩模hm1之间的方式，在半导体衬底sb上沉积由氧化硅膜形成的绝缘膜。随后，使用cmp(化学机械抛光)技术对该绝缘膜执行抛光工艺，以露出硬掩模hm1的上表面。这导致形成由上述绝缘膜形成的元件隔离部分sti。
现在，如图18所示，去除硬掩模hm1、绝缘膜if1和绝缘膜if2。随后，对元件隔离部分sti的上表面执行刻蚀工艺，从而使元件隔离部分sti的上表面在高度方向上回退。结果，鳍fa、鳍fb和鳍fc上表面和侧表面的一部分被露出。
此后，使用光刻技术和离子注入技术，将杂质引入半导体衬底sb的主表面，从而在区域1a的鳍fa中形成p型阱pw1，在区域1b的鳍fb中形成p型阱pw2，在区域1c的鳍fc中形成n型阱nw。用于形成p型阱pw1和p型阱pw2的杂质是例如硼(b)或二氟化硼(bf2)。用于形成n型阱nw的杂质是例如磷(p)或砷(as)。每个阱展开并完全形成在每个鳍中并且形成在每个鳍的下部部分中的半导体衬底sb的一部分中。
如上所述，鳍fa形成在区域1a中，鳍fb形成在区域1b中，鳍fc形成在区域1c中。
现在将使用图19至图47对以下制造工艺进行描述。图19至图47示出的区域1a、区域1b和区域1c对应于图4中说明的区域1a、区域1b和区域1c，并且是以沿着图2的a-a线、图2的b-b线和图2的c-c线截取的截面图被示出。
图19示出了绝缘膜if3、导电膜s12和绝缘膜if4的形成工艺。首先，形成覆盖鳍fa、鳍fb和鳍fc的绝缘膜if3。绝缘膜if3是使用例如热氧化技术形成的氧化硅膜，并且具有大约2nm的厚度。随后，使用例如cvd技术，在绝缘膜if3上沉积导电膜si2。此后，使用例如cmp技术，平坦化导电膜si2的上表面，从而形成具有平坦上表面的导电膜si2。然后，在导电膜si2上，使用例如cvd技术，形成绝缘膜if4。导电膜si2由例如多晶硅膜形成，绝缘膜if4由例如氮化硅膜形成。如上所述，即使在使用cmp技术对导电膜执行抛光工艺之后，导电膜si2仍然保留在鳍fa的上表面和鳍fb的上表面上。
图20示出了控制栅极电极cg的形成工艺。区域1a的绝缘膜if4使用光刻和干法刻蚀技术被选择性地图案化。此时，区域1b和区域1c的绝缘膜if4未被图案化。随后，使用图案化的绝缘膜if4作为掩模，对导电膜si2进行干法刻蚀，从而在区域1a中形成控制栅极电极cg。此后，去除从控制栅极电极cg露出的绝缘膜if3，从而在控制栅极电极cg下方形成栅极绝缘膜gf1。
图21示出了绝缘膜on的形成工艺。绝缘膜on由绝缘膜x1、电荷存储层csl和绝缘膜x2的层叠膜形成。使用例如热氧化技术，将绝缘膜x1形成在从控制栅极电极cg露出的鳍fa的上表面和侧表面上。绝缘膜x1例如是氧化硅膜，并且具有4nm的厚度。使用例如cvd技术，在绝缘膜x1上形成电荷存储层csl。电荷存储层csl是能够保持电荷的陷阱绝缘膜，并且是例如厚度为7nm的氮化硅膜。使用例如cvd技术，在电荷存储层csl上形成绝缘膜x2。绝缘膜x2例如是氧化硅膜或氮氧化硅膜，并且具有9nm的厚度。电荷存储层csl可以由包括通过氮化铪或铝形成的金属氧化物膜而不是氮化硅膜的膜形成。
如区域1a所示，在鳍fa的长边方向(“x”方向)上，在鳍fa的上表面上、在控制栅极电极cg的侧表面上并且在绝缘膜if4的侧表面上形成绝缘膜on。即，绝缘膜on在鳍fa的长边方向(“x”方向)上形成为l形。
图22示出了导电膜si3的形成工艺。使用例如cvd技术，将导电膜si3沉积在绝缘膜on上。导电膜si3由例如多晶硅膜形成。此后，对该导电膜si3进行cmp工艺，从而露出在控制栅极电极cg上的绝缘膜on。即，使用绝缘膜on作为停止部，抛光导电膜si3。结果，如区域1a所示，导电膜si3选择性地形成在与控制栅极电极cg相邻的区域中。注意，在区域ib和区域1c中，去除导电膜si3，从而导致露出绝缘膜on。
图23示出了用于使导电膜si3的上表面回退的工艺。如区域1a所示，对导电膜si3执行干法刻蚀工艺或湿法刻蚀工艺，从而降低导电膜si3的上表面的高度。绝缘膜on用作刻蚀停止部。因此，不需要诸如抗蚀剂图案的掩模。在该刻蚀工艺之后，导电膜si3的上表面的高度近似等于控制栅极电极cg的上表面的高度。
图24示出了绝缘膜if5和存储器栅极电极mg的形成工艺。首先，使用cvd技术在图23中回退的导电膜si3上形成例如由氮化硅膜形成的绝缘膜if5。此后，通过执行各向异性干法刻蚀，以绝缘膜if5保留在形成在区域1a中的导电膜si3上的方式，以侧壁间隔物形式处理绝缘膜if5。此时，去除区域1b和区域1c的绝缘膜if5。通过使用该绝缘膜if5作为掩模进行各向异性干法刻蚀，去除从绝缘膜if5露出的导电膜si3。结果，存储器栅极电极mg通过绝缘膜on形成在控制栅极电极cg的两个侧表面上。
图25示出了用于去除形成在控制栅极电极cg的两个侧表面上的存储器栅极电极mg之一的工艺。首先，形成抗蚀剂图案(未示出)，其覆盖形成在控制栅极电极cg的一个侧表面上的存储器栅极电极mg。接下来，使用该抗蚀剂图案作为掩模，进行干法刻蚀和湿法刻蚀，从而去除未被抗蚀剂图案覆盖的绝缘膜if5和存储器栅极电极mg。结果，存储器栅极电极mg仅保留在存储器单元mc的源极区域侧。通过干法刻蚀和湿法刻蚀去除从存储器栅极电极mg露出的区域中的绝缘膜on。如区域1a所示，绝缘膜on选择性地保留在存储器栅极电极mg和鳍fa之间以及存储器栅极电极mg和控制栅极电极cg之间。通过该工艺去除了在区域1b和区域1c中形成的绝缘膜on。
图26示出了虚拟栅极电极dg和延伸区域ex1至ex3的形成工艺。在区域1b和区域1c中，使用光刻技术和干法刻蚀技术将绝缘膜if4和导电膜si2图案化，从而形成栅极电极dg。此后，去除从虚拟栅极电极dg露出的绝缘膜if3。
例如，使用离子注入技术将砷(as)或磷(p)引入鳍fa和鳍fb，从而在鳍fa中形成n-型延伸区域ex1(半导体区域ex1)并在鳍fb中形成n-型延伸区域ex2(半导体区域ex2)。使用离子注入技术将硼(b)或二氟化硼(bf2)引入到鳍fc中，从而形成p-型延伸区域ex3(半导体区域ex3)。
区域1a的延伸区域ex1通过与控制栅极电极cg和存储器栅极电极mg自匹配而形成。即，将n型杂质注入到从控制栅极电极cg和存储器栅极电极mg露出的鳍fa的上表面和侧表面。因此，延伸区域ex1以在其中夹有控制栅极电极cg和存储器栅极电极mg的方式形成在控制栅极电极cg和存储器栅极电极mg的两侧上。因为在离子注入之后通过热处理使杂质扩散，所以延伸区域ex1在平面图中与控制栅极电极cg和存储器栅极电极mg部分地重叠。
区域1b的延伸区域ex2通过与虚拟栅极电极dg自匹配而形成。也就是说，n型杂质被注入到从虚拟栅极电极dg露出的鳍fb的上表面和侧表面。因此，延伸区域ex2以在其间夹有虚拟栅极电极dg的方式形成在虚拟栅极电极dg的两侧上。因为在离子注入之后通过热处理使杂质扩散，所以延伸区域ex2在平面图中与虚设栅极电极dg部分地重叠。
区域1c的延伸区域ex3通过与虚拟栅极电极dg自匹配而形成。也就是说，n型杂质被注入到从虚拟栅极电极dg露出的鳍fc的上表面和侧表面。因此，延伸区域ex3以在其间夹有虚拟栅极电极dg的方式形成在虚拟栅极电极dg的两侧上。因为在离子注入之后通过热处理使杂质扩散，所以延伸区域ex3在平面图中与虚拟栅极电极dg部分地重叠。
图27示出了绝缘膜if6的形成工艺。使用cvd技术以覆盖存储器单元mc、n型晶体管qn和p型晶体管qp的方式在半导体衬底sb上形成由例如氮化硅形成的绝缘膜。
如图28所示，形成抗蚀剂图案pr3，用于露出区域1b并覆盖区域1a和区域1c。使用抗蚀剂图案pr3作为掩模进行干法刻蚀，从而部分地去除区域1b的绝缘膜if6。这导致露出元件隔离部分sti、鳍fb和绝缘膜if4中的每一个的上表面。在区域1b中，由绝缘膜if6形成的侧壁间隔物sw形成在虚拟栅极电极dg的侧表面和绝缘膜if4的侧表面上。
使用抗蚀剂图案pr3、绝缘膜if4和侧壁间隔物sw作为掩模进行干法刻蚀，从而使从区域1b的虚拟栅极电极dg和侧壁间隔物sw露出的鳍fb的上表面回退。结果，鳍fb的被回退的上表面位于比元件隔离部分sti的上表面高的位置，并且位于比虚拟栅极电极dg正下方的鳍fb的上表面低的位置。
此后，使用灰化工艺去除抗蚀剂图案pr3。
图29示出了外延层ep1的形成工艺。使用外延生长工艺在从区域1b的虚拟栅极电极dg和侧壁间隔物sw露出的鳍fb的上表面和侧表面上形成外延层ep1。外延层ep1主要包括例如si(硅)。在该示例中，它由例如sip(磷化硅)或sic(碳化硅)形成。此时，区域1a和区域1c被绝缘膜if6覆盖。因此，没有形成外延层ep1。
如图3所示，外延层ep1的横截面具有菱形形状，并且沿“y”方向覆盖鳍fb的侧表面。在图29中，尽管外延层ep1没有沿“x”方向覆盖鳍fb的侧表面，但实际上它可以覆盖该侧表面。
图30示出了绝缘膜if7的形成工艺。使用例如cvd技术在半导体衬底sb上形成由例如氮化硅膜形成的绝缘膜if7。在区域1a和区域1c中，形成绝缘膜if7以覆盖绝缘膜if6的表面。然而，在图示中，绝缘膜if7与绝缘膜if6结合，并且未在区域1a和区域1c中示出。
如图31所示，形成抗蚀剂图案pr4，用于露出区域1c并覆盖区域1a和区域1b。随后，使用抗蚀剂图案pr4作为掩模进行干法刻蚀，从而部分地去除区域1c的绝缘膜if7。这导致露出元件隔离部分sti、鳍fc和绝缘膜if4中的每一个的上表面。在区域1c中，由绝缘膜if7形成的侧壁间隔物sw形成在虚拟栅极电极dg的侧表面和绝缘膜if4的侧表面上。
使用抗蚀剂图案pr4、绝缘膜if4以及侧壁间隔sw作为掩模进行干法刻蚀，从而使从区域1c的虚拟栅极电极dg和从侧壁间隔物sw露出的鳍fc的上表面回退。结果，鳍fc的被回退的上表面位于比元件隔离部分sti的上表面高的位置，并且位于比虚拟栅极电极dg正下方的鳍fc的上表面低的位置。
此后，使用灰化工艺去除抗蚀剂图案pr4。
图32示出了外延层ep2的形成工艺。在从区域1c的虚拟栅极电极dg和侧壁间隔物sw露出的鳍fc的上表面和侧表面上形成外延层ep2。外延层ep2主要包括例如si(硅)，并且由例如sige(硅锗)形成。此时，区域1a和区域1b被绝缘膜if6或绝缘膜if7覆盖。因此，没有形成外延层ep2。
如图3所示，外延层ep2是横截面为菱形的半导体层，并且沿“y”方向覆盖鳍fc的侧表面。在图32中，外延层ep2没有在“x”方向上覆盖鳍fc的侧表面，但实际上它可以覆盖该表面。
图33示出了绝缘膜if8的形成工艺。使用例如cvd技术在半导体衬底sb上形成由例如氮化硅膜形成的绝缘膜if8。在区域1a中，形成绝缘膜if8以覆盖绝缘膜if6的表面。然而，在图示中，绝缘膜if8与绝缘膜if6结合，并且未在区域1a中示出。在区域1b中，形成绝缘膜if8以覆盖绝缘膜if7的表面。在图示中，绝缘膜if8与绝缘膜if7结合，并且未在区域1b中示出。
图34示出了侧壁间隔物sw、n+型扩散区域d1(半导体区域d1)、n+型扩散区域d2(半导体区域d2)和p+型扩散区域d3(半导体区域d3)的形成工艺。使用光刻技术和各向异性干法刻蚀，部分地且选择性地去除区域1a的绝缘膜if6。这导致露出元件隔离部分sti、鳍fa、绝缘膜if4和绝缘膜if5中的每一个的上表面。在区域1a中，将侧壁间隔物sw形成在控制栅极电极cg、存储器栅极电极mg、绝缘膜if4和绝缘膜if5中的每一个的侧表面上。
在区域1a和区域1b中，使用光刻技术和离子注入技术，例如，将砷(as)或磷(p)引入到侧壁间隔物sw旁边的鳍fa和鳍fb中，从而形成n+型扩散区域d1和n+型扩散区域d2。扩散区域d1的杂质浓度大于延伸区域ex1的杂质浓度，而扩散区域d2的杂质浓度大于延伸区域ex2的杂质浓度。
以这种方式，在存储器单元mc中，形成用作漏极区域md和源极区域ms的一部分的扩散区域d1。在n型晶体管qn中，形成用作漏极区域ld1和源极区域ls1的一部分的扩散区域d2。
在区域1a的存储器单元mc中，可以不必形成扩散区域d1。然而，在该实施例中，作为示例，将扩散区域d1形成在区域1a中。
在区域1a中，使用以侧壁间隔物作为掩模的离子注入技术将碳或氮引入到鳍fa中。结果，当在后续工艺中在鳍fa上形成硅化物层s1时，可以抑制硅化物层s1的过度生长。也就是说，可以抑制硅化物层s1的生长到达延伸区域ex1上方的由控制栅极电极cg和存储器栅极电极mg覆盖的鳍fa的部分(存储器单元mc的沟道区域)。因此，优选不仅在硅化物层s1的形成区域中引入碳或氮，而且在延伸区域ex1中引入碳或氮。根据用于形成引入碳或氮的区域的优选离子注入，剂量为1×1015/cm2，注入能量为5kev，并且优选以垂直于半导体衬底sb的角度进行。备选地，以从垂直线到半导体衬底sb倾斜1°到10°的角度执行。
在区域1c中，例如，使用光刻技术和离子注入技术将硼(b)或二氟化硼(bf2)引入到侧壁间隔物sw旁边的鳍fc中，从而形成p+型扩散区域d3。注意，扩散区域d3的杂质浓度大于延伸区域ex3的杂质浓度。
以这种方式，在p型晶体管qp中形成了扩散区域d3，其用作漏极区域ld2和源极区域ls2的一部分。
图35示出了硅化物层s1的形成工艺。如上所述，区域1a的硅化物层s1形成为全硅化物层。硅化物层s1由包括镍(ni)和硅(si)的膜形成，例如，硅化镍(nisi)。
图45至图47是用于具体说明形成作为全硅化物层的硅化物层s1的工艺的图，以及沿着图2的线d-d在鳍fa的“y”方向上的截面图。
图45示出了在鳍fa的上表面和侧表面上形成薄硅化物层ss的工艺。为了形成该薄硅化物层ss，将半导体衬底sb布置在溅射设备内部。将半导体衬底sb暴露于使用氩(ar)的惰性气体气氛，从而去除附着到鳍fa的上表面和侧表面上的约1nm至3nm的自然氧化物膜。随后，在相同的溅射设备中，对半导体衬底sb执行热处理。该热处理是在200℃下进行90秒的rta(快速热退火)。
然后，在热处理之后并且在60秒内，使用溅射技术，在半导体衬底sb的主表面上沉积金属膜ms1。金属膜ms1是包括ni和pt的膜，并且由pt浓度为5原子％的nipt形成。以这种方式，在通过热处理加热的半导体衬底sb的温度(例如，200℃)降低之前执行溅射。如果在高温下使用用于半导体衬底sb的溅射技术形成金属膜ms1，则高温下鳍fa的表面的一部分与金属膜ms1的一部分发生反应，并且形成薄的硅化物层ss来覆盖鳍fa的侧表面和上表面。硅化物层ss包括例如nisi(硅化镍)和pt(铂)。也就是说，硅化物层ss是nipt硅化物层。
此时，金属膜ms1不连续地覆盖鳍fa的侧表面和上表面，并且覆盖鳍fa的金属膜ms1被分成多个部分。也就是说，鳍fa的整个上表面和元件隔离部分sti的整个上表面被金属膜ms1覆盖，而鳍fa的侧表面被在垂直于鳍fa的侧表面的方向上延伸的多个柱状金属膜ms1部分地覆盖。也就是说，覆盖鳍fa的侧表面的金属膜ms1由沿着鳍fa的侧表面的方向彼此分开的多个膜(图案)形成。
存在形成在鳍fa侧表面上的金属膜ms1具有柱状形状的原因。也就是说，对于以与半导体衬底sb的主表面几乎垂直的角度形成的表面，如鳍fa的侧表面，难以形成使用溅射技术形成的金属膜ms1。另外，鳍fa的侧表面被硅化物层ss覆盖。因为形成在鳍fa侧表面上的柱状金属膜ms1彼此分开，所以金属膜ms1可能具有一些应力。即使如此，也可以防止鳍fa受到应力的影响。
沉积的金属膜ms1具有约60nm的厚度。在鳍fa中，高于元件隔离部分sti的最上表面的部分的高度约为40nm至80nm。鳍fa的“y”方向的宽度约为10nm至30nm。在本实施例中，当鳍fa的“y”方向的宽度在上述范围内时，如果金属膜ms1的厚度为60nm，即，如果金属膜ms1的厚度是鳍fa的“y”方向的宽度的2至6倍，则在以下工艺中将硅化物层s1形成为全硅化物层。
如图46和图47所示，通过执行两次热处理，鳍fa被全硅化。
如图46所示，在第一热处理中，rta在240℃至300℃进行35秒至60秒。然后，金属膜ms1与鳍fa的上表面和侧表面反应，导致形成主要包括ni2si(硅化镍)的硅化物层ms2。结果，鳍fa的比元件隔离部分sti的最上表面高的部分的50％或更多变成硅化物层ms2。为了形成该硅化物层ms2，根据鳍fa的高度和宽度调节第一热处理的时间和温度。此后，使用包含硫的化学溶液进行湿法刻蚀工艺，从而除去未反应的金属膜ms1。
如图47所示，在第二热处理中，rta在500℃进行10秒至15秒。然后，硅化物层ms2与鳍fa的上表面和侧表面发生反应，导致形成主要包括nisi(硅化镍)的硅化物层s1。硅化物层s1不仅形成在鳍fa的表面部分上，而且还形成在鳍的内部，并且具有比硅化物层ms2的电阻低的电阻。结果，鳍fa的比元件隔离部分sti的最上表面高的部分的90％或更多变成硅化物层s1。也就是说，硅化物层s1以这样的方式形成：在“x”方向上夹住被控制栅极电极cg和存储器栅极电极mg覆盖的鳍fa的部分。
如图34中所解释的那样，当将碳或氮引入鳍fa时，可以抑制硅化物层s1的过度生长。
在区域1b和区域1c中，鳍fb、鳍fc、外延层ep1和外延层ep2被绝缘膜if7或绝缘膜if8覆盖。金属膜ms1沉积在区域1b和区域1c中。即使进行上述热处理，也不对鳍fb、鳍fc、外延层ep1和外延层ep2中的每一个的表面进行硅化。硅化物层s1的最上表面的位置比外延层ep1和ep2的最上表面的位置低。
图36示出了层间绝缘膜il1的形成工艺。在半导体衬底sb上形成由例如氧化硅膜形成的层间绝缘膜il1，以使用cvd技术覆盖存储器单元mc、n型晶体管qn和p型晶体管qp。接下来，使用cmp技术抛光层间绝缘膜il1。该抛光工艺导致去除形成在控制栅极电极cg、存储器栅极电极mg和虚拟栅极电极dg上的层间绝缘膜il1、绝缘膜if4和绝缘膜if5。以这种方式，控制栅极电极cg、存储器栅极电极mg和虚拟栅极电极dg中的每一个的表面被露出。
在形成层间绝缘膜il1之前，可以在半导体衬底sb上形成氮化硅膜作为刻蚀停止部。
图37示出了在区域1c中露出的虚拟栅极电极dg的去除工艺。在使用例如cvd技术在半导体衬底sb上形成硬掩模hm2之后，使用光刻技术和刻蚀技术选择性地去除区域1c的硬掩模hm2，从而露出区域1c的虚拟栅极电极dg。硬掩模hm2由例如氧化硅膜或tin(氮化钛)膜形成。
随后，在区域1c中，使用湿法刻蚀技术去除从硬掩模hm2露出的虚拟栅极电极dg。在这种情况下，也去除了虚拟栅极电极dg下方的绝缘膜if3，但是它也可以仍然存在。
如图38所示，在去除了区域1c的虚拟栅极电极dg的沟槽中，形成栅极绝缘膜gf3和栅极电极g2。首先，使用例如cvd技术或ald(原子层沉积)技术，在包括硬掩模hm2的半导体衬底sb上形成栅极绝缘膜gf3。栅极绝缘膜gf3是具有比氮化硅膜的介电常数更大的高k膜，并且是氧化铪膜。栅极绝缘膜gf3可以由包括氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜形成。
使用例如溅射技术在栅极绝缘膜gf3上形成要成为栅极电极g2的金属膜。该金属膜由单层金属膜或层叠膜形成，单层金属膜包括例如氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜，在层叠膜中适当地层叠这些膜中的任何膜。
此后，使用例如cmp技术去除硬掩模hm2上的不必要的栅极绝缘膜gf3和金属膜，从而形成栅极绝缘膜gf3和栅极电极g2，栅极绝缘膜gf3和栅极电极g2嵌入在从中去除了区域1c的虚拟栅极电极dg的沟槽中。
此后，使用湿法刻蚀工艺去除硬掩模hm2。
图39示出了在区域1b中露出的虚拟栅极电极dg的形成工艺。首先，在使用例如cvd技术在半导体衬底sb上形成硬掩模hm3之后，使用光刻技术和刻蚀技术选择性地去除区域1b的硬掩模hm3，从而露出区域1b的虚拟栅极电极dg。硬掩模hm3由例如氧化硅膜或tin(氮化钛)膜形成。
在区域1b中，使用湿法刻蚀技术去除从硬掩模hm3露出的虚拟栅极电极dg。在这种情况下，也去除了虚拟栅极电极dg下方的绝缘膜if3，但是它也可以仍然存在。
如图40所示，栅极绝缘膜gf2和栅极电极g1形成在从中去除了区域1b的虚拟栅极电极dg的沟槽中。使用例如cvd技术或ald技术在包括硬掩模hm3的半导体衬底sb上形成栅极绝缘膜gf2。栅极绝缘膜gf2是介电常数大于氮化硅膜的高k膜，并且由氧化铪膜形成。栅极绝缘膜gf2可以由包括氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜形成。
随后，使用例如溅射技术在栅极绝缘膜gf2上形成要成为栅极电极g1的金属膜。该金属膜由单层金属膜或层叠膜形成，该金属膜包括例如氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜，在层叠膜中适当地层叠这些膜中的任何膜。
此后，使用例如cmp技术去除硬掩模hm3上的不必要的栅极绝缘膜gf2和金属膜，从而形成栅极绝缘膜gf2和栅极电极g1以嵌入在从中去除了区域1b的虚拟栅极电极dg的沟槽中。
此后，使用湿法刻蚀工艺去除硬掩模hm3。
图41示出了绝缘膜if9和硅化物层s2的形成工艺。使用例如cvd技术在半导体衬底sb上形成绝缘膜if9之后，使用光刻技术和刻蚀技术选择性地去除区域1a的绝缘膜。结果，区域1b的栅极电极g1和区域1c的栅极电极g2被绝缘膜if9覆盖。
接着，在区域1a中，在从绝缘膜if9和存储器栅极电极mg露出的控制栅极电极cg上形成硅化物层s2。硅化物层s2由例如硅化镍(nisi)或硅化钴(cosi2)形成。铂(pt)可以被加入到该硅化物层s2。根据硅化物层s2的形成方法，在半导体衬底sb上形成金属膜，并对其进行热处理。结果，金属膜与控制栅极电极cg的多晶硅和存储器栅极电极mg的多晶硅发生反应。此后，使用湿法刻蚀技术去除未反应的金属膜，并再次进行热处理，从而形成硅化物层s2。
如图42所示，使用例如cvd技术在包括绝缘膜if9的半导体衬底sb上形成由例如氧化硅膜形成的层间绝缘膜il2。然后，使用cmp技术平坦化层间绝缘膜il2的上表面。使用光刻技术和干法刻蚀技术形成穿透层间绝缘膜il2和il1的多个接触孔ch。区域1b和区域1c中的每一个的接触孔ch穿过绝缘膜il9。
在区域1a中，硅化物层s1的上表面的一部分露出于接触孔ch的底部部分。在区域1b中，外延层ep1(扩散区域d2)的上表面的一部分露出于接触孔ch的底部部分。在区域1c中，外延层ep2(扩散区域d3)的上表面的一部分露出于接触孔ch的底部部分。
在未示出的区域中，形成有用于露出栅极电极g1、g2、控制栅极电极cg和存储器栅极电极mg的上表面的一部分的接触孔ch。这些接触孔ch没有穿透层间绝缘膜il1。在垂直于半导体衬底sb的主表面的方向上，在每个外延层ep1和ep2正上方的接触孔ch的长度小于在硅化物层s1正上方的接触孔ch的长度。
如图43所示，插塞pg1形成在区域1a的接触孔ch中，并且插塞pg2形成在区域1b和区域1c的接触孔ch中。插塞pg1和pg2具有阻挡金属膜和导电膜的层叠结构，所述阻挡金属膜包括例如钛膜和氮化钛膜，所述导电膜包括钨膜。使用cvd技术或溅射技术在接触孔ch中依次形成钛膜和氮化钛膜。使用cvd技术或溅射技术在阻挡金属膜上形成包括钨膜的导电膜。使用例如cmp技术去除接触孔外部的阻挡金属膜和导电膜，从而在接触孔ch中嵌入由阻挡金属膜和导电膜形成的插塞pg1和pg2。
此后，对半导体衬底sb执行热处理。这导致在区域1b和区域1c中在外延层ep1和ep2与阻挡金属膜之间发生反应，从而形成硅化物层s3。也就是说，硅化物层s3由tisi2(硅化钛)膜形成。
在垂直于半导体衬底sb的主表面的方向上，在每个外延层ep1和ep2正上方的接触孔ch的长度小于在硅化物层s1正上方的接触孔ch的长度。这是因为硅化物层s1的上表面距半导体衬底sb的主表面的高度低于每个外延层ep1和ep2的上表面距半导体衬底sb的主表面的高度。
每个外延层ep1和ep2的上表面的高度大于硅化物层s1的上表面的高度。这是因为如果外延层ep1和ep2形成为大体积，则在n型中晶体管qn和p型晶体管qp中，源极区域ls1、漏极区域ld1、源极区域ls2和漏极区域ld2中的每一个的电阻减小。
区域1a的硅化物层s1由电阻低于半导体层的材料形成。因此，即使没有大的体积或厚度，也可以充分地降低存储器单元的源极区域ms和漏极区域md的电阻。
外延层ep1和ep2的电阻大于硅化物层s1的电阻。在n型晶体管qn和p型晶体管qp中，为了减小源极区域ls1、漏极区域ld1、源极区域ls2和漏极区域ld2的电阻，它们需要比硅化物层s1更大的体积和更大的厚度。此外，通过在每个外延层ep1和ep2的上表面上形成硅化物层s3，可以在n型晶体管qn和p型晶体管qp中减小源极区域ls1、漏极区域ld1、源极区域ls2和漏极区域ld2中的每一个的电阻。换句话说，在n型晶体管qn和p型晶体管qp中，硅化物层s3不像硅化物层s1那样被全硅化，并且硅化物层s3仅形成在每个外延层ep1和ep2的上表面上。
如图44所示，使用cvd技术形成例如主要包括氧化硅膜的层间绝缘膜il3。接下来，在层间绝缘膜il3中形成用于布线的沟槽。在该用于布线的沟槽中，嵌入主要包括例如铜的导电膜。结果，形成作为第一层的布线m1，其耦合到层间绝缘膜il3中的插塞pg1和pg2。
因此，制造了该实施例的半导体器件。
第二实施例
下面将使用图51和图52对根据第二实施例的半导体器件及其制造方法进行描述。
在第一实施例中，金属膜ms1沉积在鳍fa的上表面和侧表面上，如图35和图45至图47所示。然后，执行两次热处理，从而使鳍fa全硅化以形成硅化物层s1。
作为第二实施例的主要特征，使用cvd技术使鳍fa的上表面回退，然后在被回退的鳍fa上生长硅化物层s4。
图51和图52示出了在第一实施例的图34的制造工艺之后的半导体器件的制造工艺。在第二实施例中，除区域1a之外的任何区域与第一实施例的区域相同。因此，将仅对区域1a进行描述。
如图51所示，对区域1a的鳍fa选择性地进行干法刻蚀工艺。通过该工艺，从区域1a的侧壁间隔物sw露出的鳍fa的上表面回退到元件隔离部分sti的最上表面附近的高度。即，在鳍fa中，两个点的上表面回退到比形成有控制栅极电极cg和存储器栅极电极mg的鳍fa的上表面低的位置。注意，这些上表面以这样的方式形成：在“x”方向上在其间夹有由控制栅极电极cg和存储器栅极电极mg覆盖的鳍fa的部分。
此时，在区域1a中，控制栅极电极cg的上表面和侧表面以及存储器栅极电极的上表面和侧表面被绝缘侧壁间隔物sw、绝缘膜if4和绝缘膜if5w中的每个覆盖。此外，如图34所示，区域1b和1c被绝缘膜if7或绝缘膜if8覆盖。因此，用于鳍fa的干法刻蚀工艺可以通过自匹配来执行，而不提供任何额外的抗蚀剂图案。
使用cvd技术，在被回退的鳍fa的表面上外延生长包括nisi2的硅化物层s4。根据该cvd技术，使用包含镍(ni)的气体和包含硅(si)的气体的混合气体。用作该混合气体的气体可以是例如ni(pf3)4气体、si3h8气体和h2气体。该cvd技术中的膜形成温度为400℃至500℃。
该硅化物层s4生长在从其露出硅(si)的鳍fa的表面上，并且不生长在包括绝缘膜的元件隔离部分sti的表面上。如图34所示，区域1b和区域1c被绝缘膜if7或绝缘膜if8覆盖。因此，在区域1b和区域1c中不形成硅化物层s4。
此后，进行与第一实施例的图36的工艺相同的工艺，从而制造第二实施例的半导体器件。
现在将描述在鳍fa的表面上外延生长硅化物层s4的原因。包括在鳍fa中的si和包括在硅化物层s4中的nisi2形成立方结构，硅(si)的晶格常数为
如上所述，根据第二实施例，可以在存储器单元的每个源极区域ms和漏极区域md中形成硅化物层s4作为全硅化物层。也就是说，在鳍fa中，以沿“x”方向在其间夹有由控制栅极电极cg和存储器栅极电极mg所覆盖的部分的方式形成两个硅化物层s4。因此，可以实现与第一实施例相同的效果。
硅化物层s4可以包括为此应用的cosi2，而不是nisi2。cosi2也形成立方结构，其晶格常数为
第二实施例中的包括nisi2或cosi2的硅化物层s4的电阻大于第一实施例中的包括nisi的硅化物层s1的电阻。当想要降低存储器单元mc的源极区域ms和漏极区域md的电阻时，第一实施例的半导体器件是优选的。然而，第二实施例的硅化物层s4的形成方法不需要任何额外的掩模，并且可以用比第一实施例少的工艺来执行。因此，可以简化制造工艺，并且当旨在抑制制造成本时，第二实施例的半导体器件是优选的。
第三实施例
下面将使用图53对根据第三实施例的半导体器件及其制造方法进行描述。
在第一实施例中，如图4所示，区域1a的存储器单元mc具有控制栅极电极cg和存储器栅极电极mg。
在第三实施例中，区域1a的存储器单元mc不具有控制栅极电极cg，并且具有仅具有存储器栅极电极mg的单栅结构。
该存储器单元的存储器栅极电极mg可以通过如下方式形成：形成例如图21中说明的绝缘膜on，并且在该绝缘膜on上形成图22中说明的绝缘膜si3，然后将导电膜si3和绝缘膜on图案化，而不在区域1a中形成由导电膜si2形成的控制栅极电极cg。
在第三实施例中，与第一实施例类似，硅化物层s21可以形成为全硅化物层。也就是说，形成两个硅化物层s1，使得沿“x”方向在其间夹有被存储器栅极电极mg覆盖的鳍fa的一部分。因此，可以降低存储器单元mc的源极区域ms和漏极区域md的电阻，并且可以改善半导体器件的性能。
在第三实施例的半导体器件中，可以应用在第二实施例中说明的技术，并且可以实现与第二实施例相同的效果。
基于优选实施例具体描述了本发明人的发明。本发明不限于优选实施例，并且在不脱离其范围的情况下可以进行各种改变。
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