半导体器件的制作方法

本申请要求于2017年11月21日在韩国知识产权局提交的韩国专利申请no.10-2017-0155586的优先权，其公开内容通过引用整体结合于此。

本发明构思涉及一种半导体器件、半导体器件的布局设计方法以及制造半导体器件的方法。更具体地，本发明构思涉及包括电容器结构的半导体器件、半导体器件的布局设计方法以及制造半导体器件的方法。

背景技术：

集成电路(ic)的制造需要在半导体基板上执行各种工艺。这些工艺包括晶片生产和在晶片板上构建电路(图案化)的步骤。可以减小由图案化产生的图案的宽度，以产生具有高集成度的半导体器件。多图案化是一类用于制造具有增强密度的ic的技术。然而，当图案的宽度减小得太大时，由多图案化产生的半导体器件的可靠性可能降低。

技术实现要素：

本发明构思的至少一个实施例提供了一种具有改善的产品可靠性的半导体器件。

本发明构思的至少一个实施例提供了设计具有改善的颜色平衡的半导体器件的布局(例如，电路布局)的方法。

本发明构思的至少一个实施例提供了一种用于制造具有改善的产品可靠性的半导体器件的方法。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一电极，包括第一主部分、以及从第一主部分延伸的第一延伸部；以及介电层，围绕第一主部分的侧壁和底表面，其中，第一主部分包括具有第一深度的第一部分、和具有比第一深度深的第二深度的第二部分。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一电极，包括在第一方向上延伸的第一主部分、以及在与第一方向交叉的第二方向上从第一主部分延伸的第一延伸部；第二电极，包括在第二方向上延伸的第二延伸部；以及介电层，围绕第一主部分的侧壁和底表面，其中，第一主部分包括具有第一深度的第一部分，并且第二延伸部具有比第一深度浅的第二深度。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一电极，包括在第一方向上延伸的第一主部分、以及在与第一方向交叉的第二方向上从第一主部分延伸的多个第一延伸部；第二电极，包括在第二方向上延伸的多个第二延伸部；以及介电层，在每个第一延伸部与每个第二延伸部之间，其中，每个第一延伸部和每个第二延伸部沿第一方向交替地布置，第一主部分包括具有第一深度的多个第一部分、以及具有比第一深度深的第二深度的多个第二部分，并且第一主部分的每个第二部分在第二方向上与每个第二延伸部重叠。

根据本发明构思的示例性实施例，提供了一种用于制造半导体器件的方法。该方法包括：加载具有第一布局图案的电路布局，该第一布局图案包括在第一方向上延伸的第一主部分、以及在与第一方向交叉的第二方向上从第一主部分延伸的多个第一延伸部；以及通过分离第一布局图案以产生第一颜色图案和第二颜色图案来修改电路，其中，第一颜色图案包括作为多个第一延伸区之一的第一子延伸区、以及作为第一主区的连接到第一子延伸区的部分的第一子主区，并且第二颜色图案包括与第一子延伸区相邻的第二子延伸区、以及作为第一子延伸区的连接到第二子延伸区的部分的第二子主区。

根据本发明构思的示例性实施例，提供了一种用于制造半导体器件的方法。该方法包括：加载具有包括多个相邻的第一部分的第一布局图案的第一电路布局；修改第一电路布局，使得第一组第一部分具有第一颜色，第二组第一部分具有第二颜色。第一组与第二组交替。每个第一部分包括第一主部分和从第一主部分延伸的第一延伸部。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思将变得更明显，在附图中：

图1是用于说明根据本发明构思的示例性实施例的半导体器件的示意性截面图。

图2是用于说明图1的布线层之一的平面图。

图3是沿图2的线a-a′和线b-b′截取的截面图。

图4是沿图2的线c-c′的截面图。

图5是沿图2的线d-d′的截面图。

图6是根据本发明构思的示例性实施例的半导体器件的截面图。

图7是根据本发明构思的示例性实施例的半导体器件的截面图。

图8是根据本发明构思的示例性实施例的半导体器件的截面图。

图9是根据本发明构思的示例性实施例的半导体器件的平面图。

图10至图12是用于说明根据本发明构思的示例性实施例的半导体器件的布局设计方法的布局图。

图13和图14是用于说明根据本发明构思的示例性实施例的半导体器件的布局设计方法的布局图。

图15是用于说明根据本发明构思的示例性实施例的制造半导体器件的方法的流程图。

具体实施方式

通过参考示例性实施例的以下详细描述和附图，可以更容易地理解本发明构思及其实现方法。然而，本发明构思可以以许多不同的形式实施，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例以使得本公开彻底和完整，并且本公开将本发明的构思完全传达给本领域普通技术人员。

在下文中，将参照图1至图9描述根据本发明构思的示例性实施例的半导体器件。

图1是用于说明根据本发明构思的示例性实施例的半导体器件的示意性截面图。

参考图1，根据示例性实施例的半导体器件包括基板30、杂质区40、多个布线层(m1至m9)、多个层间绝缘层400以及多个通孔层(v1到v9)。

基板30可以是例如体硅或绝缘体上硅(soi)。基板30可以是硅基板，或者可以包含其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在实施例中，基板30具有形成在基部基板上的外延层。

杂质区40形成在基板30中。例如，将p型杂质或n型杂质注入到基板30中，从而可以形成杂质区40。然而，本发明构思的实施例不限于此。例如，杂质区40可以是从基板30外延生长的区域。

布线层(m1至m9)和层间绝缘层400交替地堆叠在基板30上。此外，通孔层(v1至v9)设置在布线层(m1至m9)之间的每个层间绝缘层400中。布线层(m1至m9)通过通孔层(v1至v9)彼此电连接。

布线层(m1至m9)、层间绝缘层400和通孔层(v1至v9)的数量分别示为九，但这仅是为了便于说明。此外，每个层间绝缘层400中的每个通孔层(v1至v9)的数量分别示为一至三，但这仅是为了便于说明。

在示例性实施例中，接触垫连接到最上的布线层m9。接触垫可以由导电材料制成。

在实施例中，布线层(m1至m9)中的至少一个的一部分分别包括介电层110、第一电极200和第二电极300。在图1中，仅示出了五个层(m1至m9)，分别包括介电层110、第一电极200和第二电极300。然而，这仅是为了便于描述，并且本发明构思的实施例不限于此。例如，四个或更少个或六个或更多个布线层(m1至m9)可以分别包括介电层110、第一电极200和第二电极300。

在下文中，将参照图2至图5更具体地描述介电层110、第一电极200和第二电极300。

图2是用于说明图1的布线层之一的平面图。图3是沿图2的线a-a′和线b-b′截取的截面图。图4是沿图2的线c-c′的截面图。图5是沿图2的线d-d′的截面图。为了便于说明，将简要地说明或省略参考图1描述的那些的重复部分。

参考图2至图5，根据本发明构思的示例性实施例的半导体器件包括介电层110、第一电极200和第二电极300。

介电层110包括绝缘材料。例如，介电层110可以包括氧化硅、氮化硅、氮氧化硅或其组合中的至少一种。

在实施例中，介电层110包括第一沟槽tr1、第二沟槽tr2、第三沟槽tr3和第四沟槽tr4。例如，可以通过经由光刻工艺蚀刻介电层110的一部分来形成介电层110的第一沟槽tr1、第二沟槽tr2、第三沟槽tr3和第四沟槽tr4。在实施例中，介电层110包括若干第二沟槽tr2和与第二沟槽tr2交替的若干第四沟槽tr4。

第一电极200形成在介电层110上。在实施例中，第一电极200包括第一带状物210(例如，第一主部分)和第一指状部220(例如，第一延伸部)。在实施例中，第一电极200包括多个第一指状部220(例如，多个第一延伸部)。

第一电极200的第一带状物210在第一方向x上延伸。例如，第一带状物210可以填充介电层110的在第一方向x上延伸的第一沟槽tr1。

第一电极200的第一指状部220从第一带状物210分叉。也就是说，第一指状部220在与第一方向x交叉的第二方向y上从第一带状物210延伸。例如，第一指状部220填充介电层110的在第二方向y上延伸的第二沟槽tr2。例如，当存在如图4所示的多个第二沟槽tr2时，第一指状部220填充所有第二沟槽tr2。第一方向x和第二方向y可以例如彼此正交，但是本发明构思的实施例不限于此。而且，多个第一指状部220从第一带状物210分叉(例如，延伸)。多个第一指状部220可以彼此平行地延伸。

第一电极200可以包括例如金属材料。例如，第一电极200可以包括金属材料，例如铜(cu)，钨(w)，铝(al)，银(ag)，金(au)或其合金。

第二电极300形成在介电层110上。在实施例中，第二电极300包括第二带状物310(例如，第二主部分)和第二指状部320(例如，第二延伸部)。在实施例中，第二电极300包括多个第二指状部320(例如，第二延伸部)。

第二电极300的第二带状物310可以在第一方向x上延伸。例如，第二带状物310可以填充介电层110的在第一方向x上延伸的第三沟槽tr3。

第二电极300的第二指状部320从第二带状物310分叉。即，第二指状部320可以在第二方向y上延伸。例如，第二指状部320可以填充介电层110的在第二方向y上延伸的第四沟槽tr4。例如，当存在如图4所示的多个第四沟槽tr4时，第二指状部320填充所有第四沟槽tr4。在实施例中，多个第二指状部320从第二带状物310分叉(例如，延伸)。多个第二指状部320可以彼此平行地延伸。

第二电极300可以包括例如金属材料。例如，第二电极300可以包括金属材料，例如铜(cu)、钨(w)、铝(al)、银(ag)、金(au)或其合金。

在实施例中，多个第一指状部220和多个第二指状部320交替地布置。例如，如图2所示，第一指状部220和第二指状部320可以沿第一方向x交替布置。在实施例中，介电层110介于第一指状部220和第二指状部320之间，以使第一指状部220与第二指状部320电绝缘。

根据本发明构思的至少一个实施例的半导体器件包括电容器。例如，第一电极200可以连接到高电源线(例如，vdd)，并且第二电极300可以连接到低电源线(例如，vss)。在实施例中，通过在第一电极200和第二电极300之间产生的电位差将电荷存储在介电层110中。例如，第一电极200可以是电容器的第一板，并且第二电极300可以是电容器的第二板。

在实施例中，第一带状物210的底表面是不平坦的。例如，如图2和图3所示，第一带状物210包括多个第一部分212和具有不同深度的多个第二部分214。例如，第一部分212可以与第二部分214交替。

例如，介电层110的第一沟槽tr1可以具有不平坦表面。例如，第一沟槽tr1可以包括具有第一深度d11的多个第一子沟槽tr1a和具有第二深度d12的多个第二子沟槽tr1b。在示例性实施例中，第二深度d12比第一深度d11深。在实施例中，每个第二子沟槽tr1b的底表面低于第一子沟槽tr1a的底表面。在实施例中，每个第二子沟槽tr1b的底表面高于介电层110的底表面。

在图3所示的实施例中，第一带状物210的第一部分212填充第一子沟槽tr1a，并且第一带状物210的第二部分214填充第二子沟槽tr1b。因此，第一带状物210可以包括：具有第一深度d11的多个第一部分212，以及具有比第一深度d11更深的第二深度d12的多个第二部分214。

第一带状物210的第一部分212和第一带状物210的第二部分214可以沿第一方向x交替地布置。在实施例中，如图2和图5所示，第一带状物210的每个第二部分214在第二方向y上与第二指状部320中的每一个重叠。

在实施例中，第一带状物210的每个第一部分212在第二方向y上与每个第一指状部220重叠。也就是说，第一带状物210的第一部分212可以连接到第一指状部220。在实施例中，每个第一指状部220连接到第一带状物210的第一部分212，以形成“t”形状或其一部分。

第一带状物210的第二部分214可以具有在第二方向y上延伸的形状。在第二子沟槽tr1b的底表面高于介电层110的底表面的实施例中，第一带状物210的第二部分214的底表面不延伸到介电层110的底表面。也就是说，介电层110可以围绕第一带状物210的侧壁和底表面。

然而，在示例性实施例中，第一带状物210的第二部分214的底表面延伸到介电层110的底表面。在该实施例中，第一带状物210的第二部分214用作图1的通孔层(v1至v9)中的一个或者更多个。

类似于第一带状物210，第二带状物310的底表面也可以是不平坦的。例如，如图2和图3所示，第二带状物310可以包括具有彼此不同深度的第三部分312和第四部分314。

例如，介电层110的第三沟槽tr3可以具有不平坦表面。例如，第三沟槽tr3可以包括第三深度d21的第三子沟槽tr3a和第四深度d22的第四子沟槽tr3b。在实施例中，第四深度d22比第三深度d21深。在实施例中，第四子沟槽tr3b的底表面低于第三子沟槽tr3a的底表面。在实施例中，第四子沟槽tr3b的底表面高于介电层110的底表面。

在图3所示的实施例中，第二带状物310的第三部分312填充第三子沟槽tr3a，并且第二带状物310的第四部分314填充第四子沟槽tr3b。因此，在实施例中，第二带状物310包括具有第三深度d21的第三部分312、以及具有比第三深度d21深的第四深度d22的第四部分314。

第二带状物310的第三部分312和第二带状物310的第四部分314可以在第一方向x上交替地布置。在实施例中，如图2和图5所示，第二带状物310的每个第三部分312在第二方向y上与每个第二指状部320重叠。也就是说，第二带状物310的第三部分312可以连接到第二指状部320。在实施例中，每个第二指状部320连接到第二带状物310的第三部分312以形成“t”形状或其一部分。

在实施例中，第二带状物310的每个第四部分314在第二方向y上与第一指状部220中的每一个重叠。

第二带状物310的第四部分314可以具有在第二方向y上延伸的形状。在第二子沟槽tr1b的底表面高于介电层110的底表面的实施例中，第二带状物310的第四部分314的底表面不延伸到介电层110的底表面。也就是说，介电层110可以围绕第二带状物310的侧壁和底表面。

然而，在实施例中，第二带状物310的第四部分314的底表面延伸到介电层110的底表面。在该实施例中，第二带状物310的第四部分314用作图1的通孔层(v1至v9)中的一个或者更多个。

在实施例中，第一带状物210的第一部分212的深度与第二带状物310的第三部分312的深度基本相同。例如，在图3中，第一深度d11和第三深度d21基本相同。在本说明书中，术语“基本相同”不仅意味着完全相同，而且意味着由于工艺余量等可能发生的细微差。

在实施例中，第一带状物210的第二部分214的深度与第二带状物310的第四部分314的深度基本相同。例如，在图3中，第二深度d12和第四深度d22基本相同。

在与所示配置不同的实施例中，第一带状物210的底表面或第二带状物310的底表面中的至少一个不是不平坦的。例如，在实施例中，第一带状物210的底表面是不平坦的，并且第二带状物310的底表面是不平坦的。在另一实施例中，第一带状物210的底表面不是不平坦的，而第二带状物310的底表面是不平坦的。

在实施例中，第一指状部220的深度与第一指状部210的第一部分212的深度基本相同。例如，在图3和图4中，第一指状部220的第五深度d13与第一带状物210的第一部分212的第一深度d11基本相同。

在实施例中，第二指状部320的深度与第二带状物310的第三部分312的深度基本相同。例如，在图3和图4中，第二指状部320的第六深度d23与第二带状物310的第三部分312的第三深度d21基本相同。

此外，在实施例中，第一指状部220的深度与第二指状部320的深度基本相同。例如，在图4中，第一指状部220的第五深度d13与第二指状部320的第六深度d23基本相同。在实施例中，第一指状部220的第五深度d13比第二部分214的第二深度d12浅。

图6是根据本发明构思的示例性实施例的半导体器件的截面图。为了便于说明，将简要地说明或省略参照图1至图5描述的那些的重复部分。作为参考，图6是沿图2的线a-a′和线b-b′截取的截面图。

参考图2和图6，第一电极200还包括第一导电阻挡膜230，并且第二电极300还包括第二导电阻挡膜330。

第一电极200的第一导电阻挡膜230可以沿第一沟槽tr1的轮廓延伸。例如，第一导电阻挡膜230可以沿第一子沟槽tr1a的轮廓和第二子沟槽tr1b的轮廓延伸。结果，第一导电阻挡膜230的底表面可以是不平坦的。

第二电极300的第二导电阻挡膜330可以沿第三沟槽tr3的轮廓延伸。例如，第二导电阻挡膜330可以沿第三子沟槽tr3a的轮廓和第四子沟槽tr3b的轮廓延伸。结果，第二导电阻挡膜330的底表面可以是不平坦的。

第一导电阻挡膜230可以防止第一电极200扩散到其他区域中。第二导电阻挡膜330可以防止第二电极300扩散到其他区域中。例如，当第一电极200和第二电极300包含铜(cu)时，第一导电阻挡膜230和第二导电阻挡膜330可以防止铜(cu)扩散到介电层110中。

第一导电阻挡膜230和第二导电阻挡膜330可以包括例如金属氮化物。例如，第一导电阻挡膜230和第二导电阻挡膜330可以包括金属氮化物，例如氮化钛(tin)、氮化钽(tan)或其组合。

根据本发明构思的示例性实施例的半导体器件还包括绝缘阻挡膜120。

绝缘阻挡膜120可以形成在介电层110、第一电极200和第二电极300上。例如，绝缘阻挡膜120可以沿第一电极200的上表面、第二电极300的上表面和介电层110的上表面形成。

绝缘阻挡膜120可以防止第一电极200和第二电极300扩散到其他区域中。例如，当第一电极200和第二电极300包含铜(cu)时，绝缘阻挡膜120可以防止铜(cu)扩散到介电层或层间绝缘层中。

绝缘阻挡膜120可以包括例如氮化硅(sin)、碳氮化硅(sicn)、碳氮氧化硅(sicon)或其组合中的至少一种。

图7是根据本发明构思的示例性实施例的半导体器件的截面图。为了便于说明，将简要地说明或省略参照图1至图5描述的那些的重复部分。作为参考，图7是沿图2的线a-a′和b-b′截取的截面图。

参考图7，第一带状物210(例如，第一主部分)包括多个第一部分212、多个第二部分214和多个第五部分216。在实施例中，第一部分部分212、第二部分214和第五部分216彼此具有不同的深度。

例如，第一沟槽tr1还包括具有第七深度d14的多个第五子沟槽tr1c。在实施例中，第七深度d14与第一深度d11不同。如图所示，在实施例中，第七深度d14比第一深度d11深，但是本发明构思不限于此。例如，在替代实施例中，第七深度d14比第一深度d11浅。在图7所示的实施例中，第七深度d14比第二深度d12浅。

在图7中，第一带状物210的第一部分212填充第五子沟槽tr1c。在实施例中，第一带状物210包括具有第一深度d11的多个第一部分212、具有比第一深度d11更深的第二深度d12的多个第二部分214、以及具有与第一深度d11不同的第七深度d14的多个第五部分216。

第一带状物210的第一部分212、第二部分214和第五部分216可以沿第一方向x交替地布置。因此，第一带状物210的第二部分214可以介于第一带状物210的第一部分212与第一带状物210的第五部分216之间。

在示例性实施例中，如图2和图7所示，第一带状物210的每个第二部分214在第二方向y上与每个第二指状部320重叠。此外，在示例性实施例中，第一带状物210的每个第一部分212和第一带状物210的每个第五部分216在第二方向y上与第一指状部220中的每一个重叠。即，第一带状物212的第一部分212和第五部分216可以连接到第一指状部220(例如，第一延伸部)。

类似于第一带状物210，第二带状物310可以包括多个第三部分312、多个第四部分314和彼此具有不同深度的多个第六部分316。

例如，第三沟槽tr3还包括具有第八深度d24的多个第六子沟槽tr3c。在实施例中，第八深度d24与第三深度d21不同。如图中所示，第八深度d24比第三深度d21深，但是本发明构思不限于此。例如，在备选实施例中，第八深度d24比第三深度d21浅。在图7所示的实施例中，第八深度d24比第四深度d22浅。

在图7中，第二带状物310的第六部分316填充第六子沟槽tr3c。在实施例中，第二带状物310包括具有第三深度d21的多个第三部分312、具有比第三深度d21更深的第四深度d22的多个第四部分314、以及具有与第三深度d21不同的第八深度d24的多个第五部分216。

第二带状物310的第三部分312、第四部分314和第六部分316可以沿第一方向x交替地布置。因此，第二带状物310的第四部分314可以介于第二带状物310的第三部分312和第二带状物310的第六部分316之间。

在示例性实施例中，如图2和图7所示，第二带状物310的每个第三部分312和第二带状物310的每个第六部分316在第二方向y上与第二指状部320中的每一个重叠。即，第二带状物310的每个第三部分312和第二带状物310的每个第六部分316可以连接到第二指状部320。在实施例中，第二带状物310的每个第四部分314可以在第二方向y上与第一指状部220中的每一个重叠。

图8是根据本发明构思的示例性实施例的半导体器件的截面图。为了便于说明，将简要地说明或省略参照图1至图5描述的那些的重复部分。作为参考，图8是沿图2的线a-a′和线d-d′截取的截面图。

参考图8，根据本发明构思的示例性实施例的半导体器件还包括第一通孔240和第二通孔340。

第一通孔240和第二通孔340可以对应于图1的通孔层(v1至v9)中的一个或多个。也就是说，第一通孔240和第二通孔340可以电连接图1的布线层(m1至m9)。

例如，第一通孔240可以从第一带状物210的底表面延伸到介电层110的底表面。因此，第一通孔240可以电连接第一带状物210和其他布线层。

例如，第二通孔340可以从第二指状部320的底表面延伸到介电层110的底表面。因此，第二通孔340可以电连接第二指状部320和其他布线层。

在图8中，第一通孔240被示出为形成在第一带状物210的两端，但是这仅是为了便于说明，因为本发明构思不限于此。

此外，在图8中，分别示出了两个第一通孔240和两个第二通孔340，但这仅是为了便于说明，因为本发明构思不限于此。

图9是根据本发明构思的示例性实施例的半导体器件的平面图。为了便于说明，将简要地说明或省略参照图1至图5描述的那些的重复部分。

参考图9，第一带状物210的每个第二部分214在第二方向y上与第一指状部220中的每一个重叠。也就是说，第一带状物210的第二部分214可以连接到第一指状部320。此外，第一带状物210的每个第一部分212在第二方向y上与第二指状部320中的每一个重叠。

在示例性实施例中，每个第一指状部220连接到第一带状物210的第一部分212和第一带状物210的第二部分212，以形成“l”形状或其一部分。

类似于第一带状物210，第二带状物310的每个第四部分314在第二方向y上与第二指状部320中的每一个重叠。也就是说，第二带状物310的第四部分314可以连接到第二带状物310。此外，第二带状物310的每个第三部分312可以在第二方向y上与第一指状部220中的每一个重叠。

在示例性实施例中，每个第二指状部320连接到第二带状物310的第三部分312和第二带状物310的第四部分314，以形成“l”形状或其一部分。

在下文中，将参照图10至图14描述根据本发明构思的示例性实施例的半导体器件的布局设计方法。

图10至图12是用于说明根据本发明构思的示例性实施例的半导体器件的布局设计方法的布局图。

作为参考，图10是用于说明根据本发明构思的示例性实施例的用于制造半导体器件的示例性布局设计的图。图12是单独示出图11的各个颜色图案的布局图。

参考图10，提供了第一布局图案ly1和第二布局图案ly2。

第一布局图案ly1包括第一带状区210r和第一指状区220r。

第一布局图案ly1的第一带状区210r在第一方向x上延伸。第一布局图案ly1的第一指状区220r从第一带状区210r分叉(例如，延伸)。例如，第一指状区220r可以在第二方向y上延伸。此外，多个第一指状区220r从第一带状区210r分叉(例如，延伸)。多个第一指状区220r可以彼此平行地延伸。

类似于第一布局图案ly1，第二布局图案ly2包括第二带状区310r和第二指状区320r。

第二布局图案ly2的第二带状区310r可以在第一方向x上延伸。第二布局图案ly2的第二指状区320r从第二带状区310r分叉(例如，延伸)。例如，第二指状区320r可以在第二方向y上延伸。而且，多个第二指状区320r从第二带状区310r分叉(例如，延伸)。多个第二指状区320r可以彼此平行地延伸。

多个第一指状区220r和多个第二指状区320r可以交替地布置。例如，如图10所示，第一指状区220r和第二指状区320r可以沿第一方向x交替地布置。

参考图10至图12，分离第一布局图案ly1以产生第一颜色图案cl11和第二颜色图案cl12。在实施例中，第一颜色图案cl11的颜色与第二颜色图案cl12的颜色不同。此外，分离第二布局图案ly2以产生第三颜色图案cl13和第四颜色图案cl14。在实施例中，第二布局图案ly2的颜色不同于第四颜色图案cl14的颜色。在实施例中，第一颜色图案cl11至第四颜色图案cl14的颜色彼此不同。

第一颜色图案cl11可以包括多个第一子指状区sf11和多个第一子带状区ss11。第一颜色图案cl11的每个第一子指状区sf11可以是多个第一指状区中的一个(图10的220r)。第一颜色图案cl11的每个第一子带状区ss11可以是第一带状区(图10的210r)的连接到每个第一子指状区sf11的部分。

第二颜色图案cl12可以包括多个第二子指状区sf12和多个第二子带状区ss12。第二颜色图案cl12的每个第二子指状区sf12可以是与第一子指状区sf11中的每一个相邻的第一指状区(图10的220r)。第二颜色cl12的每个第二子带状图案ss12可以是第一带状区(图10的210r)的连接到每个第二子指状区sf12的部分。

可以交替地布置第一颜色图案cl11和第二颜色图案cl12。例如，如图11所示，第一颜色图案cl11和第二颜色图案cl12可以沿第一方向x交替布置。

第三颜色图案cl13可以包括多个第三子指状区sf13和多个第三子带状区ss13。第三颜色图案cl13的每个第三子指状区sf13可以是多个第二指状区中的一个(图10的320r)。第三颜色图案cl13的每个第三子带状区ss13可以是第二带状区(图10的310r)的连接到每个第三子指状区sf13的部分。

第四颜色图案cl14可以包括多个第四子指状区sf14和多个第四子带状区ss14。第四颜色图案cl14的每个第四子指状区sf14可以是与每个第三子指状区sf13相邻的第二指状区(图10的320r)。第四颜色图案cl14的每个第四子带状区ss14可以是第二带状区(图10的310r)的连接到每个第四子指状区sf14的部分。

可以交替地布置第三颜色图案cl13和第四颜色图案cl14。例如，如图11所示，第三颜色图案cl13和第四颜色图案cl14可以沿第一方向x交替地布置。

如附图所示，第一颜色图案cl11、第二颜色图案cl12、第三颜色图案cl13和第四颜色图案cl14中的每一个可以形成多个“t”形状或其一部分。例如，每个第一子指状区sf11和每个第一子带状区ss11可以彼此连接以形成“t”形状或其一部分，并且每个第二子指状区sf12和每个第二子带状区ss12可以彼此连接以形成“t”形状或其一部分。然而，本发明构思不限于此。例如，第一颜色图案cl11、第二颜色图案cl12、第三颜色图案cl13和第四颜色图案cl14可以分别形成例如多个“l”形状或其一部分。

在示例性实施例中，第一颜色图案cl11和第二颜色图案cl12彼此重叠，并且第三颜色图案cl13和第四颜色图案cl14彼此重叠。例如，如图11所示，第一颜色图案cl11的一部分和第二颜色图案cl12的一部分可以重叠以形成第一线迹(stitch)区st11，并且第三颜色图案cl13的一部分和第四颜色图案cl14的一部分可以重叠以形成第二线迹区st12。

如附图中所示，第一线迹区st11可以在第二方向y上与第三子指状区sf13或第四子指状区sf14重叠。例如，当第一颜色图案cl11和第二颜色图案cl12具有“t”形状或其一部分时，第一线迹区st11可以在第二方向y上与第三子指状区sf13或第四子指状区sf14重叠。第一线迹区st11可以在第二方向y上延伸。

然而，本发明构思不限于此，因为第一线迹区st11可以在第二方向y上与第一子指状区sf11或第二子指状区sf12重叠。例如，当第一颜色图案cl11和第二颜色图案cl12具有“l”形状或其一部分时，第一线迹区st11可以在第二方向y上与第一子指状区sf11或第二子指状区sf12重叠。

在示例性实施例中，第二线迹区st12在第二方向y上与第一子指状区sf11或第二子指状区sf12重叠。例如，当第三颜色图案cl13和第四颜色图案cl14具有“t”形状或其一部分时，第二线迹区st12可以在第二方向y上与第一子指状区sf11或第二子指状区sf12重叠。第二线迹区st12可以在第二方向y上延伸。

与所示配置不同，在本发明构思的示例性实施例中，第一布局图案ly1或第二布局图案ly2中的一个不分离。例如，在一个实施例中，第一布局图案ly1被分离以产生第一颜色图案cl11和第二颜色图案cl12，但是第二布局图案ly2未被分离。相反，在另一实施例中，第二布局图案ly2被分离以产生第三颜色图案cl13和第四颜色图案cl14，但是第一布局图案ly1未被分离。

随着半导体器件的高度集成，半导体器件中包括的图案的线宽进一步小型化。可以利用使用多个颜色图案的多图案化工艺来形成小型化线宽的图案。然而，在小型化线宽中，颜色图案的不平衡可能降低半导体器件的可靠性。

如果第一布局图案ly1和第二布局图案ly2未被分离，则需要利用两种颜色图案执行图案化处理两次以制造电容器。然而，如果用于制造包括电容器和除电容器之外的元件的半导体器件的工艺使用三种或更多种颜色图案，则在制造仅使用两种颜色图案的电容器的区域中，可能导致颜色图案的不平衡。颜色图案的不平衡可能降低包括电容器的半导体器件的可靠性。

然而，当根据本发明构思的示例性实施例的半导体器件的布局设计方法利用三种或更多种颜色图案时，可以改善制造有上述电容器的区域中的颜色图案的不平衡。在实施例中，第一颜色图案cl11至第四颜色图案cl14的颜色彼此不同。在另一实施例中，四种颜色图案cl11-cl14中的三种的颜色彼此不同，并且剩余的颜色图案与三种颜色图案中的一种相同。

此外，如图11至图14所示，根据本发明构思的示例性实施例的半导体器件的布局设计方法提供三种或更多种对称颜色图案。因此，可以进一步改善例如在制造有电容器的区域中的颜色图案的不平衡。因此，可以提供具有改善的产品可靠性的半导体器件。

图13和图14是用于说明根据本发明构思的示例性实施例的半导体器件的布局设计方法的布局图。为了便于说明，将简要描述或省略参考图10至图12描述的那些的重复部分。

作为参考，图14是分别示出了图13的每个颜色图案的布局图。

参考图10、图13和图14，分离第一布局图案ly1和第二布局图案ly2以产生第五颜色图案cl21、第六颜色图案cl22和第七颜色图案cl23。在实施例中，第五颜色图案cl21到第七颜色图案cl23的颜色彼此不同。

第五颜色图案cl21可以包括多个第五子指状区sf21和多个第五子带状区ss21。第五颜色图案cl21的每个第五子指状区sf21可以是多个第一指状区(图10的220r)或多个第二指状区(图10的320r)中的一个。第五颜色图案cl21的每个第五子带状区ss21可以是第一带状区(图10的210r)的连接到第五颜色图案cl21中的每个子指状区sf21的部分或第二带状区(图10的310r)的连接到第五颜色图案cl21中的每个子指状区sf21的部分。

第六颜色图案cl22可以包括多个第六子指状区sf22和多个第六子带状区ss22。第六颜色图案cl22的每个第六子指状区sf22可以是与每个第五子指状区sf21相邻的第一指状区(图10的220r)或第二指状区(图10的320r)。第六颜色图案cl22的每个第六子带状区ss22可以是第一带状区(图10的210r)或第二带状区(图10的310r)的连接到每个第六子指状区sf22的部分。

第七颜色图案cl23可以包括多个第七子指状区sf23和多个第七子带状区ss23。第七颜色图案cl23的每个第七子指状区sf23可以是与每个第六子指状区sf22相邻的第一指状区(图10的220r)或第二指状区(图10的320r)。第六颜色图案cl22的每个第六子带状区ss22可以是第一带状区(图10的210r)的连接到每个第六子指状区sf22的部分或第二带状区(图10的310r)的连接到每个第六子指状区sf22的部分。

第五颜色图案cl21、第六颜色图案cl22和第七颜色图案cl23可以交替地布置。例如，如图13所示，第五颜色图案cl21、第六颜色图案cl22和第七颜色图案cl23可以沿第一方向x交替地布置。

在实施例中，第五颜色图案cl21、第六颜色图案cl22和第七颜色图案cl23彼此重叠。例如，如图13所示，第五颜色图案cl21的一部分和第六颜色图案cl22的一部分彼此重叠以形成第三线迹区st21，并且第六颜色图案cl22的一部分和第七颜色图案cl23的一部分彼此重叠以形成第四线迹区st22。此外，在该实施例中，第五颜色图案cl21的一部分和第七颜色图案cl23的一部分彼此重叠以形成第五线迹区st23。

在下文中，将参照图1至图5、图10至图14和图15描述根据本发明构思的示例性实施例的制造半导体器件的方法。

图15是用于说明根据本发明构思的示例性实施例的制造半导体器件的方法的流程图。为了便于说明，将简要地说明或省略参照图1至图5描述的那些的重复部分。

参考图15，首先，提供布局设计(s10)。例如，可以从文件加载电路布局。

布局设计是设计用于制造例如由关于晶片的半导体电路设计技术人员或工程师设计的电路的掩模图案。在示例性实施例中，电路包括电容器。

可以通过全定制布局方法手动创建布局设计，其中设计技术人员或工程师设计诸如设计电路中使用的晶体管、电阻器和电容器之类的元件并且连接导线。备选地，布局设计可以由使用基于电路的布局工具(例如，示意性驱动布局工具(schematicdrivenlayouttool))的计算系统自动形成，其中在该过程中提供的逻辑元件的单元基于所设计的电路信息而自动布置在期望的位置处并且连接布线，或者可以使用自动布局布线工具(自动p&r工具)。

由全定制布局方法、基于电路的布局工具或自动p&r工具创建的布局设计可以具有多边形形状。例如，图11或图13的布局图可以用于制造(例如，制做)根据本发明构思的示例性实施例的半导体器件。

随后，使用布局设计来图案化介电层(s20)。结果，在介电层中形成沟槽。

例如，可以使用布局设计来图案化图1的介电层110。图案化介电层110可以例如通过光刻工艺来执行。

例如，当使用图11的布局图来图案化介电层110时，可以使用第一颜色图案至第四颜色图案(cl11至cl14)利用四个掩模图案来执行四个光刻工艺。备选地，例如，当使用图13的布局图对介电层110进行图案化时，可以使用第五颜色图案至第七颜色图案(cl21至cl23)利用三个掩模图案来执行三个光刻工艺。

因此，第一沟槽tr1、第二沟槽tr2、第三沟槽tr3和第四沟槽tr4可以形成在介电层110中。

接下来，在沟槽中形成导电膜(s30)。

例如，可以在图1的包括第一沟槽tr1、第二沟槽tr2、第三沟槽tr3和第四沟槽tr4的介电层110中形成导电膜。因此，可以形成第一电极200，第一电极200包括填充第一沟槽tr1的第一带状物210和填充第二沟槽tr2的第一指状部220。而且，可以形成第二电极300，第二电极300包括填充第三沟槽tr3的第二带状物310和填充第四沟槽tr4的第二指状部320。

本领域技术人员将理解，可以在基本上不脱离本发明构思的原理的情况下对示例性实施例进行许多变化和修改。