一种集成LDMOS的JFET器件的制作方法

本实用新型涉及半导体技术领域，尤其是一种集成LDMOS的JFET器件。

背景技术：

在BCD集成电路的应用中，常常同时将超高压的LDMOS(横向双扩散金属氧化物场效应晶体管)器件及JFET(结型场效应晶体管)器件集成到同一颗芯片当中，分别用作开关管和启动管。

超高压的LDMOS是指耐压超过500V的LDMOS器件，为了保证器件的耐压，需要在场极板、漂移区结深、漂移区尺寸、漂移区浓度匹配等许多方面进行精心设计，以降低器件表面电场强度。目前典型的非外延超高压LDMOS的结构示意图请参考图1，各标号对应含义如下：10-P型衬底(Psub)，11-N型深阱(DNW)，12-P型阱区(PW)，13-场氧化层，14-P型top层，15-体区，16-源区，17-漏区，18-多晶硅栅。轻掺杂的N型深阱构成了它的长漂移区，能够保证其承受足够的耐压，为了能承受500V以上的耐压，该N型深阱构成的长漂移区的长度通常在60μm以上。多晶硅栅下方的P型阱区是LDMOS的沟道，通过栅极的偏压可以控制LDMOS的开启与关闭，控制漏源电流的大小，在模拟电路当中，经常被用作开关管进行PWM脉宽调制。LDMOS体区通过P型衬底与衬底电位拉平，在电路当中电位被强制置零，而体区和源极在实际应用当中经常被短接并被动接地

超高压的JFET是指漏端耐压在500V以上的JFET器件，实际比较常用的是LJFET，LJFET的导电路径是横向的，源漏端都分布在硅片正面，与之相对的是导电路径是纵向的VJFET。目前典型的外延型超高压LJFET的结构示意图请参考图2，各标号对应含义如下：20-P型衬底(Psub)，21-N型掩埋阱区(DNW)，22-N型阱(NW)，23-N型表面阱区(HVNW)，24-P型外延(P-EPI)，25-场氧化层，26-P型埋层(BP)，27-P型阱区(PW)，28-JFET源区，29-多晶硅栅，210-JFET漏区。轻掺杂的DNW和表面的HVNW构成了该器件的长漂移区，能够保证其承受足够的耐压，为保证该器件能承受500V以上的耐压，DNW漂移区的长度通常在60μm以上。DNW的结深在8μm以上，HVNW的结深通常只有3μm左右，左侧比较浅的HVNW构成了JFET的导电沟道，在JFET的源极和下方的P-EPI反偏时，JFET将被夹断，因为JFEt结深较浅，因此JFET的夹断电压较低，可以控制在5-15V以内。PW、BP和P+连接构成JFET的体区，JFET的体区与Psub同电位，通常接地零偏。多晶硅栅下方的HVNW为JFET的导电沟道，源极与栅极及体区之间的偏压决定了JFET的HVNW沟道的开启与关闭，决定了沟道电流大小。由于非外延型的LJFET沟道区结深过深，因此JFET夹断比较困难，为了降低夹断电压，通常采用加长JFET沟道的方法，而这样做又大幅增加了器件的面积，牺牲了芯片的集成度。

由此可知，受限于漂移区的尺寸，目前的超高压的LDMOS器件和JFET器件的器件面积都非常大，极大地占用了集成电路的芯片面积，通常这两种超高压器件几乎占据管芯50％-90％的面积，影响了芯片的集成度。

技术实现要素：

本发明人针对上述问题及技术需求，提出了一种集成LDMOS的JFET器件，该器件将超高压LDMOS直接集成到了超高压JFET当中，不仅减小了晶体管总面积、提高了芯片集成度，还提升了两者之间的兼容性、提升芯片的可靠性。

本实用新型的技术方案如下：

一种集成LDMOS的JFET器件，LDMOS的漂移区和JFET的漂移区共用，LDMOS的漏区和JFET的漏区共用，该器件包括：

P型衬底，P型衬底上开设有接触孔；

N型深阱，N型深阱形成于P型衬底中，JFET的漂移区形成于N型深阱中，N型深阱包括JFET沟道浅结和LDMOS沟道深结并形成阶梯型结构；

第一P型阱区，第一P型阱区形成于N型深阱中，LDMOS的沟道区形成于第一P型阱区中，LDMOS的沟道区表面形成有多晶硅栅；

第二P型阱区，第二P型阱区形成于P型衬底中，第二P型阱区位于N型深阱的JFET沟道浅结的外侧，JFET的沟道区形成于第二P型阱区中；

LDMOS的源区由形成于第一P型阱区表面的N型重掺杂区形成，LDMOS的体区由形成于第一P型阱区表面的P型重掺杂区形成，LDMOS的源区与多晶硅栅的第一侧自对准，LDMOS的源区通过P型衬底上的接触孔引出为LDMOS的源极，LDMOS的体区通过P型衬底上的接触孔引出为LDMOS的体区；LDMOS的漏区由形成于N型深阱的LDMOS沟道深结表面的N型重掺杂区形成，LDMOS的漏区位于多晶硅栅的第二侧的外部，LDMOS的漏区通过P型衬底上的接触孔引出为LDMOS的漏极；第一P型阱区和LDMOS的漏区之间的N型深阱的表面形成有第一场氧化层，第一场氧化层和LDMOS的漏区自对准，第一场氧化层和第一P型阱区间隔预定距离；多晶硅栅的第二侧延伸到第一场氧化层的表面，多晶硅栅的第二侧通过P型衬底上的接触孔引出为LDMOS的栅极；N型深阱的LDMOS沟道深结还形成有第一P型TOP层；

JFET的源区由形成于N型深阱的JFET沟道浅结表面的N型重掺杂区形成，JFET的源区位于多晶硅栅的第一侧的外部，JFET的源区通过P型衬底上的接触孔引出为JFET的源极；JFET的源区和第一P型阱区之间的N型深阱的表面形成有第二场氧化层，第二场氧化层分别与JFET的源区和第一P型阱区自对准；第二场氧化层的表面形成有多晶硅场板，多晶硅场板通过P型衬底上的接触孔引出为JFET的栅极；JFET的体区由形成于第二P型阱区表面的P型重掺杂区形成，JFET的体区通过P型衬底上的接触孔引出为JFET的体区；N型深阱的JFET沟道浅结还形成有第二P型TOP层，第二P型TOP层向第二P型阱区延伸并与第二P型阱区短接。

其进一步的技术方案为，N型深阱的JFET沟道浅结的长度为10～20μm。

本实用新型的有益技术效果是：

本申请公开了一种集成LDMOS的JFET器件，将超高压LDMOS直接集成到了超高压JFET当中，从而使得一个器件同时具备超高压JFET及超高压LDMOS的功能，通过两种晶体管的集成，总面积相比较两种晶体管的面积和大幅减小，提高了芯片集成度，降低了电路设计难度和制造成本。两种晶体管的融合还能够提升器件之间的兼容性，提升芯片的可靠性。同时，该器件在工作时，Ptop层和N型深阱31的JFET沟道浅结反偏，使得N型深阱的JFET沟道浅结加速耗尽，可以获得更低的夹断电压。

附图说明

图1是常规的非外延超高压LDMOS的结构示意图。

图2是常规的外延型超高压JFET的结构示意图。

图3是本申请公开的集成LDMOS的JFET器件的结构示意图。

图4是本申请公开的集成LDMOS的JFET器件的器件布局图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做进一步说明。

本申请公开了一种集成LDMOS的JFET器件，本申请中的LDMOS和JFET分别为超高压的N型LDMOS和N型JFET，且JFET是导电路径为横向的LJFET，在该器件中，LDMOS的漂移区和JFET的漂移区共用，LDMOS的漏区和JFET的漏区共用，请参考图3示出的该器件的结构示意图，该器件包括：

P型衬底30，P型衬底上开设有若干个接触孔，接触孔用于引出为器件的电极。

N型深阱31，N型深阱31形成于P型衬底30中，JFET的漂移区形成于N型深阱31中，N型深阱31包括JFET沟道浅结和LDMOS沟道深结并形成阶梯型结构，如图3中，左侧结深较浅的为JFET沟道浅结，右侧结深较深的为LDMOS沟道深结。在本申请中，N型深阱31的JFET沟道浅结的长度为10～20μm，电位受漏极偏压的影响较小，JFET的性能更好。

第一P型阱区32，第一P型阱区32形成于N型深阱31中，LDMOS的沟道区形成于第一P型阱区32中，LDMOS的沟道区表面形成有多晶硅栅33。

第二P型阱区34，第二P型阱区34形成于P型衬底30中，第二P型阱区34位于N型深阱31的JFET沟道浅结的外侧，JFET的沟道区形成于第二P型阱区34中。

LDMOS的源区35由形成于第一P型阱区32表面的N型重掺杂区(N+区域)形成，LDMOS的源区35与多晶硅栅33的第一侧自对准，LDMOS的源区35通过P型衬底30上的接触孔引出为LDMOS的源极。

LDMOS的体区36由形成于第一P型阱区32表面的P型重掺杂区(P+区域)形成，LDMOS的体区36通过P型衬底30上的接触孔引出为LDMOS的体区。

LDMOS的漏区37由形成于N型深阱的LDMOS沟道深结表面的N型重掺杂区(N+区域)形成，LDMOS的漏区37位于多晶硅栅33的第二侧的外部，LDMOS的漏,37通过P型衬底30上的接触孔引出为LDMOS的漏极。LDMOS的漏区37同时也是JFET的漏区，因此其还同时也引出为JFET的漏极。

第一P型阱区32和LDMOS的漏区37之间的N型深阱31的表面形成有第一场氧化层38，第一场氧化层38和LDMOS的漏区37自对准，第一场氧化层38和第一P型阱区32间隔预定距离，该预定距离根据实际情况设定，第一场氧化层38为局部场氧化层或浅沟槽场氧化层。多晶硅栅33的第二侧延伸到第一场氧化层38的表面，多晶硅栅33的第二侧通过P型衬底上的接触孔引出为LDMOS的栅极。LDMOS的漂移区还形成有第一P型TOP层39，也即N型深阱的LDMOS沟道深结中形成有第一Ptop层39。

JFET的源区40由形成于N型深阱31的JFET沟道浅结表面的N型重掺杂区(N+区域)形成，JFET的源区40位于多晶硅栅33的第一侧的外部，JFET的源区40通过P型衬底上的接触孔引出为JFET的源极。

JFET的源区40和第一P型阱区32之间的N型深阱31的表面形成有第二场氧化层41，第二场氧化层41分别与JFET的源区40和第一P型阱区32自对准，第二场氧化层41为局部场氧化层或浅沟槽场氧化层。

第二场氧化层41的表面形成有多晶硅场板42，多晶硅场板42通过P型衬底上的接触孔引出为JFET的栅极。

JFET的体区43由形成于第二P型阱区34表面的P型重掺杂区(P+区域)形成，JFET的体区43通过P型衬底上的接触孔引出为JFET的体区。

JFET的漂移区还形成有第二P型TOP层44，N型深阱31的JFET沟道浅结还形成有第二Ptop层44，第二P型TOP层44向第二P型阱区34延伸并与第二P型阱区34短接。

本申请公开的集成LDMOS的JFET器件的器件布局图请参考图4。在该器件中，LDMOS和JFET共用形成于N型深阱31的漂移区，LDMOS和JFET都可以通过较厚的漂移区承受500-800V之间的漏源耐压。LDMOS的体区和源区置于第一P型阱区32中，而第一P型阱区32又被N型深阱31完全隔离，所以它们的电位可以从0-300V之间进行浮动，相比较传统的非隔离型LDMOS结构，大大增加了电路设计的灵活性。该器件在工作时，第二P型阱区34和第二P型TOP层44都接地，而JFET的源极40接正电位，第二P型TOP层44和N型深阱31的JFET沟道浅结反偏，使得N型深阱31的JFET沟道浅结加速耗尽，获得更低的夹断电压。

以上所述的仅是本申请的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。