半导体元件及其制作方法与流程

本发明涉及一种制作半导体元件的方法，尤其是涉及一种形成贯穿硅覆绝缘(silicon-on-insulator,soi)基底的接触插塞以及贯穿层间介电层(interlayerdielectric,ild)连接主动元件的接触插塞的方法。

背景技术：

在半导体元件的制作过程中，将元件设置于硅覆绝缘(silicon-on-insulator,soi)基底或晶片上通常可比元件设置于传统硅晶片(bulksilicon)上在集成电路内得到更佳的绝缘效果。其中硅覆绝缘基底的制作一般是将一薄氧化层或其他绝缘层夹设于硅晶片之间，而所制备的元件则设置于薄氧化层上方的硅层上。以硅覆绝缘基底为基础所制备的半导体元件所提供的绝缘效果除了可去除互补型金属氧化物半导体(cmos)晶体管元件中可能产生的闩锁效应(latch-up)，又可降低寄生电容(parasiticcapacitance)的产生。

目前将金属氧化物半导体晶体管等主动元件制备于硅覆绝缘基底上的过程中需至少形成两种不同尺寸的接触插塞，包括连接主动元件的接触插塞与贯穿硅覆绝缘基底并连接另一硅晶片的背面(backside)接触插塞。然而现今在制作上述两种接触插塞的手段上均有其缺点，因此如何提供一种更为简便并同时减少成本的制作工艺方法即为现今一重要课题。

技术实现要素：

本发明一实施例揭露一种制作半导体元件的方法。首先提供一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层，然后形成一主动元件于基底上，形成一层间介电层于基底及主动元件上，形成第一接触插塞于层间介电层内并电连接主动元件，之后于形成该第一接触插塞之后形成一第二接触插塞于层间介电层及绝缘层内。

本发明另一实施例揭露一种半导体元件，其主要包含一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层；一主动元件设于基底上；一层间介电层设于主动元件上；一第一接触插塞设于层间介电层内并电连接主动元件；以及一第二接触插塞设于层间介电层及绝缘层内，其中该第二接触插塞上表面高于该层间介电层上表面。

附图说明

图1为本发明一实施例制作一半导体元件的方法示意图；

图2为本发明一实施例接续图1制作一半导体元件的方法示意图；

图3为本发明一实施例接续图2制作一半导体元件的方法示意图；

图4为本发明一实施例接续图3制作一半导体元件的方法示意图；

图5为本发明一实施例接续图4制作一半导体元件的方法示意图；

图6为本发明一实施例接续图5制作一半导体元件的方法示意图；

图7为本发明一实施例接续图6制作一半导体元件的方法示意图；

图8为本发明一实施例接续图7制作一半导体元件的方法示意图；

图9为本发明一实施例的半导体元件的结构示意图。

主要元件符号说明

12基底14第一区域

16第二区域18第一半导体层

20绝缘层22第二半导体层

24浅沟隔离26主动(有源)元件

28栅极结构30间隙壁

32间隙壁34轻掺杂漏极

36源极/漏极区域38硅化金属层

40栅极介电层42栅极材料层

44接触洞蚀刻停止层46层间介电层

48衬垫层50掩模层

52第一接触洞54导电层

56第一接触插塞58第二接触洞

60衬垫层62第二接触插塞

64金属间介电层66金属内连线

68金属间介电层70金属内连线

具体实施方式

请参照图1至图5，图1至图5为本发明优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，且基底12上较佳定义有一第一区域14以及一第二区域16，其中第一区域14较佳用来制备例如金属氧化物半导体晶体管等主动元件，第二区域16则用来制作贯穿整个基底12并经由基底背面连接另一基底或半导体晶片的背面(backside)接触插塞。

在本实施例中，基底12较佳为一硅覆绝缘(silicon-on-insulator,soi)基底，其主要包含一第一半导体层18、一绝缘层20设于第一半导体层18上以及一第二半导体层22设于绝缘层20上。更具体而言，第一半导体层18与第二半导体层22可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的群组，设置于第一半导体层18与第二半导体层22之间的绝缘层20较佳包含二氧化硅(sio2)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本发明的其他实施例，基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本发明所涵盖的范围。

然后可去除部分第二半导体层22以形成一浅沟隔离(shallowtrenchisolation,sti)24环绕第二半导体层22，其中被浅沟隔离24所环绕的第二半导体层22较佳用来设置一主动元件。

接着形成一主动元件26于基底12上。在本实施例中，所制备的主动元件26较佳为一金属氧化物半导体晶体管，其主要包含一栅极结构28、一间隙壁30与间隙壁32设于栅极结构28侧壁、一轻掺杂漏极34设于间隙壁28两侧的第二半导体层22内以及一源极/漏极区域36设于间隙壁32两侧的第二半导体层22内、一选择性外延层(图未示)设于间隙壁32两侧的第二半导体层22内以及一选择性硅化金属层38设于源极/漏极区域36表面与栅极结构28顶部。

在本实施例中，栅极结构28又细部包含一栅极介电层40以及一栅极材料层42或栅极电极设于栅极介电层40上，其中栅极介电层40可包含二氧化硅、氮化硅或高介电常数(highdielectricconstant,high-k)材料而栅极材料层24可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料。

间隙壁30与间隙壁32各自为单一间隙壁，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。除此之外，依据本发明一实施例，各间隙壁30、32又可依据制作工艺需求为一复合式间隙壁，例如又可细部包含一第一子间隙壁(图未示)与第二子间隙壁(图未示)，第一子间隙壁与第二子间隙壁的其中一者的剖面可呈现l型或i型，第一子间隙壁与第二子间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，这些实施例均属本发明所涵盖的范围。

然后形成一由氮化硅所构成的接触洞蚀刻停止层(contactetchstoplayer,cesl)44于基底12上覆盖栅极结构28以及一层间介电层46于接触洞蚀刻停止层44上。接着再依序形成一衬垫层48以及一掩模层50于层间介电层46上，其中衬垫层48较佳包含氧化硅，掩模层50则可包含一复合结构，例如可更细部包含一非晶碳膜(amorphouscarbonfilm,apf)以及一介电抗反射层(dielectricantireflectivecoating,darc)于衬垫层48上。

接着如图2所示，可先形成一图案化光致抗蚀剂(图未示)于掩模层50表面，再利用图案化光致抗蚀剂为掩模进行一蚀刻制作工艺，依序去除部分掩模层50、部分衬垫层48、部分层间介电层46以及部分接触洞蚀刻停止层44，以于第一区域14的层间介电层46、接触洞蚀刻停止层44中形成多个第一接触洞52暴露出主动元件26的栅极结构28与源极/漏极区域36。随后再去除掩模层50暴露出衬垫层48表面。需注意的是，本实施例以蚀刻方式去除掩模层50的时可能同时去除部分衬垫层48使其厚度略微降低，因此在此阶段所剩余的衬垫层48厚度较佳略低于图1的衬垫层48厚度。

之后如图3所示，进行一接触插塞制作工艺，例如可先形成一导电层54于第一接触洞52内，其中导电层54可细部包含一阻隔层(图未示)与一金属层(图未示)。在本实施例中，阻隔层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的群组，金属层较佳选自由铝、钛、钽、钨、铌、钼以及铜所构成的群组，但不局限于此。

然后图4所示，利用一平坦化制作工艺，例如以化学机械研磨(chemicalmechanicalpolishing,cmp)制作工艺去除部分金属层、部分阻隔层以及衬垫层48，以于第一区域14的层间介电层46中形成多个第一接触插塞56电连接栅极结构28与源极/漏极区域36，其中第一接触插塞56上表面较佳切齐层间介电层46上表面。

图5所示，接着进行另一光刻及蚀刻制作工艺，例如可先形成另一图案化光致抗蚀剂(图未示)于层间介电层46且图案化光致抗蚀剂较佳具有一开口(图未示)暴露出部分第二区域16的层间介电层46顶部，再利用图案化光致抗蚀剂为掩模依序去除部分层间介电层46、部分接触洞蚀刻停止层44、部分浅沟隔离24以及部分绝缘层20以形成一第二接触洞58。然后利用高密度等离子体沉积(high-densityplasma,hdp)制作工艺形成一衬垫层60于层间介电层46表面并填入第二接触洞58内，包括覆盖第二接触洞58侧壁与底部但较佳不填满第二接触洞58，其中衬垫层60较佳由氧化硅所构成。

随后图6所示，进行一接触插塞制作工艺，例如可先形成一导电层(图未示)于衬垫层60上并填满第二接触洞58，其中导电层可细部包含一阻隔层(图未示)与一金属层(图未示)，再利用一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分导电层，以于第二区域14的层间介电层46中形成第二接触插塞62。如同前述所形成的第一接触插塞56，第二接触插塞62中的阻隔层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的群组，金属层较佳选自由铝、钛、钽、钨、铌、钼以及铜所构成的群组，但不局限于此。

需注意的是，本阶段利用平坦化制作工艺去除部分导电层形成第二接触插塞62时较佳不去除任何衬垫层60，因此在此阶段所形成的第二接触插塞62上表面较佳切齐衬垫层60顶部。此外，本阶段所形成的第二接触插塞62底部虽较佳切齐绝缘层20底部，但不局限于此，依据本发明其他实施例又可于利用蚀刻依序去除部分层间介电层46、部分接触洞蚀刻停止层44、部分浅沟隔离24以及部分绝缘层20形成第二接触洞58时接着去除部分第一半导体层18使第二接触洞58底部略低于绝缘层20底部，如此后续所形成的第二接触插塞62底部便略低于绝缘层20底部，此变化型也属本发明所涵盖的范围。

图7所示，接着可在不形成任何掩模的情况下额外进行一蚀刻制作工艺，利用以六氟丁二烯(c4f6)为主的蚀刻气体成分来去除衬垫层60并暴露出下方的层间介电层46顶部，同时使第二区域16的第二接触插塞62顶部突出于层间介电层46但第一区域14的第一接触插塞56顶部仍切齐层间介电层46顶部。

之后可依据制作工艺需求进行后段制作工艺，例如图8所示，可先进行一金属内连线制作工艺于层间介电层46上形成一层或多层金属间介电层64，然后形成金属内连线66于金属间介电层64内分别电连接第一接触插塞56及第二接触插塞62。接着可先翻转整个半导体元件将基底12朝上，然后完全去除基底12的第一半导体层18、部分绝缘层20以及部分衬垫层60并暴露出第二接触插塞62底部。接着于基底12背面进行另一次金属内连线制作工艺，以于绝缘层20上形成一层或多层金属间介电层68以及金属内连线70于金属间介电层68内电连接第二接触插塞62。至此即完成本发明优选实施例的一半导体元件的制作。

请再参照图8，图8又揭露本发明一实施例的一半导体元件的结构示意图。如图8所示，半导体元件主要包含一主动元件26设于基底12上，层间介电层46设于主动元件26上，多个第一接触插塞56设于层间介电层46内并电连接主动元件26以及一第二接触插塞62设于层间介电层46及绝缘层20内。

在本实施例中，主动元件又包含栅极结构28设于基底12的第二半导体层22上以及源极/漏极区域36设于栅极结构28两侧的第二半导体层22内。此外半导体元件又包含浅沟隔离24环绕源极/漏极区域36，接触洞蚀刻停止层44设于主动元件26与基底12上以及一衬垫层60环绕第二接触插塞62，其中第二接触插塞62上表面高于层间介电层46与衬垫层60上表面，衬垫层60接触接触洞蚀刻停止层44，衬垫层60上表面切齐层间介电层46上表面，衬垫层60上表面切齐第一接触插塞56上表面，衬垫层60上表面略低于第二接触插塞62上表面，且第二接触插塞62宽度大于各第一接触插塞56宽度。

请再参照图9，图9揭露本发明一实施例的一半导体元件的结构示意图。如图9所示，本发明于图7以蚀刻去除衬垫层60并暴露出下方层间介电层46可选择性再去除部分层间介电层46使第一区域的14的第一接触插塞56也突出于层间介电层46顶部，此实施例也属本发明所涵盖的范围。整体来看，第一区域14的第一接触插塞56与第二区域16的第二接触插塞62均突出于层间介电层46顶部但第一接触插塞56顶部仍较佳略低于第二接触插塞62顶部。

综上所述，本发明较佳于基底上形成主动元件后先于上述第一区域14制备出较窄的第一接触插塞56电连接主动元件的栅极结构及源极/漏极区域，然后于第二区域16制备出较宽的第二接触插塞或用来连接另一片晶片的背部接触插塞(backsidecontact)。依据本发明优选实施例此制作顺序可改善现有先制作较宽的第二接触插塞(或背部接触插塞)再制作较窄第一接触插塞中造成背部接触插塞中金属材料耗损的缺点。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。