静电防护电路及电子装置的制作方法

本揭露系关于一静电防护电路及电子装置，特别系关于具有iii-v族高电子迁移率晶体管之静电防护电路及电子装置。

背景技术：

直接能隙(directbandgap)半导体之组件，例如包括三五族材料或iii-v族化合物(category:iii-vcompounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。

上述半导体组件可包括异质接面双极晶体管(heterojunctionbipolartransistor，hbt)、异质接面场效晶体管(heterojunctionfieldeffecttransistor，hfet)、高电子迁移率晶体管(high-electron-mobilitytransistor，hemt)，或调变掺杂场效晶体管(modulation-dopedfet，modfet)等。

技术实现要素：

本公开的一些实施例提供一种静电防护电路，其连接至功率装置的第一端点及第二端点。所述静电防护电路经配置以允许所述功率装置之第一端点及第二端点之间的双向(bilateral)静电保护。所述功率装置包含横向高电子迁移率晶体管(high-electron-mobilitytransistor，hemt)。

本公开的一些实施例提供一种电子装置，包含功率装置及静电放电(electrostaticdischarge，esd)保护电路。所述功率装置包含横向高电子迁移率晶体管(hemt)，所述横向hemt具有三个端点。所述esd保护电路连接于所述功率装置之三个端点中之至少两个端点之间，且经配置以提供所述两个端点之间的双向电流路径。

附图说明

当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1所示为根据本案之某些实施例之一电子装置之侧视图(sideview)；

图2所示为根据本案之某些实施例之一电路之示意图(schematicillustration)；

图3a、图3b、图3c、图3d、图3e、及图3f所示为根据本案之某些实施例之一电路及其静电放电(electrostaticdischarge，esd)电流路径示意图；

图4a及图4b所示为根据本案之某些实施例之一电路及其esd电流路径示意图；

图5所示为根据本案之某些实施例之一电路及其esd电流路径示意图；

图6所示为根据本案之某些实施例之一电路；及

图7所示为根据本案之某些实施例之一电路。

具体实施方式

以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。

直接能隙材料，例如iii-v族化合物，可包括但不限于，例如砷化镓(gaas)、磷化铟(inp)、氮化镓(gan)、砷化铟镓(ingaas)、砷化铝镓(inalas)等。

图1所示为根据本案之某些实施例之一电子装置之侧视图。

如图1所示，电子装置50可包括衬底52、iii-v族层54、及导体结构56。

衬底52可包括，例如但不限于，硅(si)、经掺杂硅(dopedsi)、碳化硅(sic)、硅化锗(sige)、砷化镓(gaas)、或其他半导体材料。衬底52可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicononinsulator，soi)或其他适合之材料。在一些实施例中，衬底52还可包括经掺杂区域(图1未标示)，例如p阱(p-well)、n阱(n-well)等。

iii-v族层54可设置于衬底52上。iii-v族层54可包括，例如但不限于，氮化镓(gan)、氮化铝镓(algan)、氮化铟镓(ingan)、及其他的iii-v族化合物。在一些实施例中，iii-v族层54可包括，例如但不限于，iii族氮化物，例如化合物inxalyga1-x-yn(其中x+y≦1)、化合物alyga(1-y)n(其中y≦1)。在一些实施例中，iii-v族层54可包括，例如但不限于，p型掺杂物(dopant)、n型掺杂物或其他掺杂物。在一些实施例中，iii-v族层54可包括可包含单一层结构(single-layerstructure)、多层结构(multi-layerstructure)、及/或异质结构。iii-v族层54可包括异质接面(heterojunction)，不同氮化物的异质接面的极化现象(polarization)而在iii-v族层54中形成二维电子气(two-dimensionalelectrongas，2deg)区域(图1未标示)。

导体结构56设置于iii-v族层54上。导体结构56可包括金属，例如但不限于，钛(ti)、钽(ta)、钨(w)、铝(al)、钴(co)、铜(cu)、镍(ni)、铂(pt)、铅(pb)、钼(mo)及其化合物(例如但不限于，氮化钛(tin)、氮化钽(tan)、其他传导性氮化物(conductivenitrides)、或传导性氧化物(conductiveoxides))、金属合金(例如铝铜合金(al-cu))、或其他适当的材料。

在一些实施例中，导体结构56可包括栅极g、源极s、漏极d、电容端子(capacitorterminal)cbottom以及ctop、电阻端子(resistorterminal)rp以及rn、金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)端子a、或其他导体结构。

若干的导体结构56可形成不同的功能组件，如晶体管50a及50b(如功率装置)、整流器(rectifier)50c、电阻器50d、及电容器50e。电子装置50还可包括将各个功能组件隔开的绝缘区域58。虽然导体结构56及导体结构56所其组成的各个功能组件，在图1中被描绘成设置在特定的位置，但导体结构206及各个功能组件的选用、配置、数量可因设计需求而在本案其他实施例中有所不同。

如图1所示，晶体管50a及50b包括三个端点:栅极g、源极s、漏极d。在一些实施例中，晶体管50a及50b可包含高电子迁移率晶体管(high-electron-mobilitytransistor，hemt)，其中hemt可包含增强型hemt(enhancementmodehemt，e-hemt)及空乏型hemt(depletionmodehemt，d-hemt)。在一些实施例中，晶体管50a可包含相对高电压(例如栅极和漏极之间的电压)组件(例如适用大于或等于600v的组件)及相对低电压的组件(例如适用于10v～100v之间的组件)。在一些实施例中，晶体管50a及50b可包含水平式(horizontal)/横向(transverse)hemt。亦即，如图1所示，电子装置50包括水平地设置在衬底52表面的栅极g、源极s、以及漏极d。在一些实施例中，晶体管50a及50b的电流的流动方向系平行于结构的表面。在一些实施例中，晶体管50a中，电流于漏极d及源极s之间水平或横向(laterally)流动。

在一些实施例中，电阻器50d可为2deg电阻。在一些实施例中，电阻器50d可包括2deg区域。在一些实施例中，电容器50e可为金属-绝缘体-金属(metal-insulator-metal，mim)电容。

在一些实施例中，电子装置50为水平式/横向电子装置。亦即，电子装置50中的功能组件为水平式/横向结构。在一些实施例中，在功率装置50a及50b中，电流的流动方向是平行于结构的表面。

例如，箭头d1为水平方向。箭头d1为横向。箭头d2为垂直方向。箭头d2为纵向。箭头d1与箭头d2垂直。垂直方向为电子装置50的衬底52与iii-v族层54的堆栈方向。水平方向则大致上平行于衬底52的表面52s与iii-v族层54的表面54s。电流是沿图1中箭头d1所示之方向流动。电流流动方向是平行于iii-v族层54的表面54s。电流流动方向是平行于衬底52的表面52s。

在一些实施例中，电子装置50为分立式(discrete)电子装置。亦即，电子装置50中的组件各自独立地形成在一个裸片(die)中。分离式电子装置有利于形成集成(integrated)电子装置。例如和其他装置进一步集成(furtherintegratedwith)、及/或若干个电子装置50彼此集成。

图2所示为电路100之示意图。电路100可具有如图1中之电子装置50中之结构。如图2所示，电路100包括功率装置102，其包括三个端点。在一些实施例中，功率装置102包括源极s、漏极d和栅极g。在一些实施例中，功率装置102可为如图1所示之晶体管50a及/或50b。在一些实施例中，功率装置102可为hemt。在一些实施例中，功率装置102可为水平式(horizontal)/横向(transverse)hemt。

电路100还包括过静电防护电路104、106及108。在本公开中，静电防护电路亦可称为静电放电(electrostaticdischarge,esd)保护电路，或可简称为电路。

如图2所示，静电防护电路104、106及108连接至功率装置102的两个端点。例如，静电防护电路104连接于功率装置102之漏极d和栅极g之间。静电防护电路106连接于功率装置102之栅极g和源极s之间。静电防护电路108连接于功率装置102之源极s和漏极d之间。静电防护电路104、106及108经配置以允许功率装置102之两个端点之间的双向(bilateral)静电保护。例如，功率装置102可透过静电防护电路104将静电自漏极d排放至栅极g或由栅极g排放至漏极d。例如，功率装置102可透过静电防护电路106将静电自源极s排放至栅极g或由栅极g排放至源极s。例如，功率装置102可透过静电防护电路108将静电自源极s排放至漏极d或由漏极d排放至源极s。

以下参照图式具体说明静电防护电路104、106及108的详细电路组成及其电路的运作方式。然而，以下说明仅作为范例，本公开并不限于此。本公开中描述的实施例可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

根据本揭露部分实施例，图3a、图3b、图3c、图3d、图3e、及图3f所示为图2之电路100之电路图，及其静电放电esd电流路径示意图。

参照图3a，电路100包括功率装置102及静电防护电路104、106及108。在一些实施例中，功率装置102为水平式/横向hemt。在一些实施例中，功率装置102可包括任亦数量的水平式/横向hemt或任何其他的功率电路。功率装置102包括漏极d、栅极g、源极s。

静电防护电路104包括晶体管m4、m5、m6及电容器c1。晶体管m4、m5、及m6为栅极、漏极相连接之晶体管。晶体管m4、m5、m6以串连的的方式连接。晶体管m6包括栅极、源极、及漏极。晶体管m6的源极连接至功率装置102的栅极，晶体管m6的栅极连接至晶体管m6的漏极。晶体管m5包括栅极、源极、及漏极。晶体管m5的源极连接至晶体管m6的漏极与栅极，晶体管m5的栅极连接至晶体管m5的漏极。晶体管m4包括栅极、源极、及漏极。晶体管m4的源极连接至晶体管m5的漏极与栅极，晶体管m4的栅极连接至晶体管m4的漏极。电容器c1连接于晶体管m4的漏极与功率装置102的漏极d之间。

在一些实施例中，以串连的的方式连接的晶体管m4、m5、及m6可作为电阻器，提供晶体管m4的漏极与晶体管m6的源极之间的压差。虽然图式之静电防护电路104包括三个晶体管，但本公开并不限于此。在一些实施例中，静电防护电路104可包括两个、四个、或其他数量的晶体管。

静电防护电路106包括晶体管m3、m9、m10及电阻器r1。晶体管m9及m10为栅极、漏极相连接之晶体管。晶体管m9及m10以串连的的方式连接于晶体管m3的漏极与栅极之间。晶体管m3包括栅极、源极、及漏极。晶体管m3之源极连接至功率装置102的源极s。晶体管m3之漏极连接至功率装置102的栅极g。晶体管m3之栅极连接至晶体管m10之源极及电阻器r1。晶体管m10包括栅极、源极、及漏极。晶体管m10之源极连接至晶体管m3之栅极与电阻器r1，晶体管m10之漏极连接至晶体管m10之栅极。晶体管m9包括栅极、源极、及漏极。晶体管m9之源极连接至晶体管m10的漏极与栅极，晶体管m9之漏极连接至功率装置102的栅极g。电阻器r1连接于晶体管m3之栅极与功率装置102的源极s之间。

虽然图式之静电防护电路106包括两个晶体管，但本公开并不限于此。在一些实施例中，静电防护电路106可包括三个、四个、或其他数量的晶体管。

静电防护电路108包括晶体管m2、m7、m8、m11、m12…mn、及电阻器r2。晶体管m2包括栅极、源极、及漏极。晶体管m2之源极连接至晶体管m7之栅极、晶体管m8之漏极与栅极。晶体管m2之栅极连接至晶体管m11、m12...mn之源极与电阻器r2。晶体管m2之漏极连接至电容器c1、晶体管m4之漏极与栅极。晶体管m8之源极连接至功率装置102的源极s。晶体管m8之栅极连接至晶体管m8之漏极。晶体管m7之源极连接至功率装置102的源极s。晶体管m7之栅极连接至晶体管m8之漏极与晶体管m2之源极。晶体管m7之漏极连接至功率装置102的漏极d。晶体管m11、m12...mn为栅极、漏极相连接之晶体管。晶体管m11、m12...mn以串连的的方式连接。晶体管m11、m12...mn之源极连接至电阻器r2与晶体管m2之栅极。晶体管m11、m12...mn之漏极连接至晶体管m11、m12...mn之栅极。晶体管m11、m12...mn之漏极连接至功率装置102的漏极d。晶体管m11、m12...mn可包括两个、三个、四个、或其他数量的晶体管。电阻器r2连接于晶体管m11、m12...mn之源极及晶体管m7之源极之间。

静电防护电路104、106及108只能在esd事件发生时工作。且esd电路不能干扰芯片的正常工作，例如，其引入的寄生参数(如寄生电容)不能对芯片性能有影响。

举例来说，在一些实施例中，功率装置102的vgs之击穿电压(breakdownvoltage)vgs_breakdown约为8～10伏(v)，vgs之工作电压(operatingvoltage)vgs_operating约为5v。因此静电防护电路的设计窗口很窄，静电防护电路的触发电压(triggervoltage)vtrigger应满足vgs_operating<vtrigger<vgs_breakdown。静电防护电路既要有效的保护功率装置102的栅极g不被esd损坏，静电防护电路又不能增加栅极g漏电，否则会降低功率装置102的开关速度，增加开关损耗。

如图3a所示，当功率装置102的栅极g和源极s之间承受esd放电时，使功率装置102栅极g电压高于当功率装置102的源极s的电压之一预定值后，晶体管m9及m10导通。电流i9通过晶体管m9及晶体管m10对晶体管m3的栅极充电，使晶体管m3闸极与源极间电压vgs大于其阈值电压vth(举例来说，约1.5伏特(v))而导通，累积的电荷藉由电流iesd经由晶体管m3从功率装置102的栅极g泄放至源极s。

参照图3b，当功率装置102的栅极g和源极s之间承受esd放电，使功率装置102的源极s的电压高于当功率装置102的栅极g的电压之一定值后，晶体管m9及晶体管m10反向偏置不导通，电流ir1通过电阻器r1对晶体管m3的栅极充电，使晶体管m3导通，累积的电荷藉由电流iesd经由晶体管m3从功率装置102的源极s泄放至栅极g。

参照图3c，当功率装置102的栅极d和源极s之间承受esd放电，使功率装置102的漏极d的电压高于当功率装置102的源极s的电压之一定值后，电流ic1通过电容器c1耦合，而对功率装置102的栅极g充电，使功率装置102栅极与源极间电压vgs大于其阈值电压vth(举例来说，约1.5伏特(v))而导通，累积的电荷藉由电流iesd经由功率装置102从功率装置102的漏极d泄放至源极s。

参照图3d，当功率装置102的栅极d和源极s之间承受esd放电，使功率装置102的源极s的电压高于当功率装置102的漏极d的电压之一定值，晶体管m4、晶体管m5、晶体管m6、晶体管m9及晶体管m10反向偏置不导通。电流ir1通过电阻器r1对晶体管m3的栅极充电，使晶体管m3反向导通。电流im3通过晶体管m3对功率装置102的栅极充电，使功率装置102栅极与漏极间电压vgd大于其阈值电压vth而导通，累积的电荷藉由电流iesd经由功率装置102从功率装置102的源极s泄放至漏极d。

参照图3e，当功率装置102的栅极d和源极g之间承受esd放电，使功率装置102的栅极g的电压高于当功率装置102的漏极d的电压之一定值，电流im9通过晶体管m9及晶体管m10对晶体管m3的栅极充电，使晶体管m3导通。累积的电荷藉由电流iesd经由晶体管m3及功率装置102从功率装置102的栅极g泄放至漏极d。

参照图3f，当功率装置102的栅极d和源极g之间承受esd放电，使功率装置102的漏极d的电压高于当功率装置102的栅极g的电压之一定值，且静电防护电路因电荷累积所造成功率装置102的漏极d及源极s的esd电压高于功率装置102的vds之工作电压vds_operating，晶体管m11、m12...mn导通，电流im11通过晶体管m11、m12...mn对晶体管m13的栅极充电，使晶体管m13导通。耦合电流ic1通过电容器c1，而对晶体管m7的栅极充电，使晶体管m7导通。累积的电荷藉由电流iesd经由晶体管m7及晶体管m3从功率装置102102的漏极d泄放至栅极g。根据本揭露之部分实施例，晶体管m11、m12...mn以及电阻器r2可用以判断功率装置102的vds之工作电压vds_operating是否大于最大工作电压(maxoperatingvoltage)，以防止在功率装置102于正常工作期间误触发esd保护而使晶体管m7导通。

图4a及图4b所示为根据本案之某些实施例之一电路及其esd电流路径示意图。为简洁之缘故，图4a及图4b省略静电防护电路104与108，仅描绘连接于功率装置102之栅极g和源极s之间的静电防护电路106a。本实施例的静电防护电路106a与图3a至图3f中的静电防护电路106相似，其中一不同之处在于:静电防护电路106a还包括连接于晶体管m3的漏极与栅极之间的电容器c2。电容器c2与晶体管m9及晶体管m10并联。电容器c2可作为esd电流的缓冲路径。本实施例的电容器c2的电容值可经选择，以进一步调节晶体管m3的充电路径，减少电压尖峰(voltagespike)。虽然图式之静电防护电路106a包括两个晶体管，但本公开并不限于此。在一些实施例中，静电防护电路106a可包括三个、四个、或其他数量的晶体管。

参照图4a，当功率装置102的栅极s和源极g之间承受esd放电，使功率装置102的栅极g电压高于当功率装置102的源极s的电压之一预定值后，晶体管m9及m10导通。电流i1通过晶体管m9及晶体管m10对晶体管m3的栅极充电，电流i2通过电容器c2耦合而对晶体管m3的栅极充电。在一些实施例中，电流i1远小于电流i2。电流i1及电流i2使晶体管m3闸极与源极间电压vgs大于其阈值电压vth(举例来说，约1.5伏特(v))而导通，累积的电荷藉由电流iesd经由晶体管m3从功率装置102的栅极g泄放至源极s。

参照图4b，当功率装置102的栅极s和源极g之间承受esd放电，使功率装置102的源极s的电压高于当功率装置102的栅极g的电压之一定值后，晶体管m9及晶体管m10反向偏置不导通，电流ir1通过r1对晶体管m3的栅极充电，使晶体管m3导通，累积的电荷藉由电流iesd经由晶体管m3从功率装置102的源极s泄放至栅极g。

图5所示为根据本案之某些实施例之一电路及其esd电流路径示意图。为简洁之缘故，图5省略静电防护电路104与108，仅描绘连接于功率装置102之栅极g和源极s之间的静电防护电路106b。本实施例的电路与图4a及图4b中的静电防护电路106a相似，其中一不同之处在于:静电防护电路106b之电容器c2与晶体管m9并联，并与晶体管m10串联。本实施例之esd电流路径可参考图4a至图4b及相关段落。

当静电防护电路106b的触发电压vtrigger介于功率装置102之闸极与源极间电压vgs之工作电压vgs_operating与vgs之击穿电压vgs_breakdown，即vgs_operating<vtrigger<vgs_breakdown，电流i1很小，电容器c2开路，vgs_operating<vth9+vth10+vth3(晶体管m9、m10、m3的阈值电压)，晶体管m9、m10、m3不导通，栅极漏电流(gateleakage)不会变大，当电压继续增大时，i1变大，如果i1r大于晶体管m3的阈值电压vth，晶体管m3导通，esd电流经由晶体管m3从栅极g泄放至源极s。晶体管m3导通可以起到对vgs电压嵌位的作用，确保vgs不超过vgs_breakdown。因此本实施例可有效地保护栅极不被esd的电压尖峰(voltagespike)破坏，又可以对vgs进行嵌位保护。

图6所示为根据本案之某些实施例之一电路。为简洁之缘故，图6省略静电防护电路104与108，仅描绘连接于功率装置102之栅极g和源极s之间的静电防护电路106c。本实施例的静电防护电路106c与图4a及图4b中的静电防护电路106a相似，其中一不同之处在于:静电防护电路106c不包括晶体管m9及/或晶体管m10。静电防护电路106c包括连接于晶体管m3的漏极与栅极之间的电容器c2。电容器c2连接于晶体管m3的栅极与功率装置102之栅极g之间。本实施例利用电容器c2取代晶体管m9及/或晶体管m10，减少晶体管m9及/或晶体管m10漏电流的可能性。

当功率装置102的栅极s和源极g之间承受esd放电，使功率装置102的栅极g电压高于当功率装置102的源极s的电压之一预定值后，esd电流通过电容器c2耦合而对晶体管m3的栅极充电，使晶体管m3闸极与源极间电压vgs大于其阈值电压vth而导通，累积的电荷经由晶体管m3从功率装置102的栅极g泄放至源极s。

当功率装置102的栅极s和源极g之间承受esd放电，使功率装置102的源极s的电压高于当功率装置102的栅极g的电压之一定值后，电流通过电阻器r1对晶体管m3的栅极充电，使晶体管m3导通，累积的电荷经由晶体管m3从功率装置102的源极s泄放至栅极g。

图7所示为根据本案之某些实施例之一电路。本实施例的电路与图3a至图3f中的电路相似，其中一不同之处在于:本实施例中，连接于功率装置102之漏极d和栅极g之间的静电防护电路104a具有与晶体管m6及电容器c1串联的电阻器r3。电阻器r3连接于电容器c1与晶体管m6的漏极之间。电阻器r3连接于晶体管m13的漏极与晶体管m6的漏极之间。本实施例使用电阻器r3取代部分的晶体管(例如取代图3a至图3f中的晶体管m4与晶体管m5)，以提供压降。在一些实施例中，静电防护电路104a至少包括一个晶体管。本实施例之esd电流路径可参考图3a至图3f及相关段落。

如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。

如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。