半导体晶圆测试结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体晶圆测试结构及其形成方法。

背景技术：

在半导体集成电路版图设计和制造工艺中，常常需要测试结构来验证设计和制造工艺的好坏。

在集成电路制造领域，测试结构是在与产品生产相同工艺下生产的微电子结构。集成电路制程管控与改善所需要的数据信息是从测试结构的测量中获取的。现有的测试结构中所有待测器件与焊盘都在同一层设计并制造出来，随着制造成本的压缩，芯片制造过程中不再留出特定区域用来摆放测试结构，而是将测试结构放在切割刀区域或者芯片中的空余地方，现有的测试结构占用面积大导致测试结构中可测的待测器件很少。

因此，如何在切割道区域有限的情况下，尽可能多的实现各种测试，降低测试成本的同时，提高晶圆的利用率，已成为本领域技术人员亟待解决的问题之一。

技术实现要素：

本发明解决的技术问题是提供一种半导体晶圆测试结构及其形成方法，以提高半导体晶圆的空间利用率。

为解决上述技术问题，本发明提供一种半导体晶圆测试结构，包括：基底，位于基底上的第一器件层，所述第一器件层内具有沿第一方向排布的若干第一衬垫和若干第一测试单元，每个第一测试单元与两个不同的第一衬垫电连接，每个第一衬垫与两个不同的第一测试单元电连接；位于第一器件层上的第二器件层，所述第二器件层内具有沿第二方向排布的若干第二衬垫和若干第二测试单元，所述第二方向与第一方向不同，每个第二测试单元与两个不同的第二衬垫电连接，每个第二衬垫与两个不同的第二测试单元电连接；位于第二器件层内的第三衬垫，所述第三衬垫沿第一方向排布，所述第三衬垫与第一衬垫一一对应连接。

可选的，还包括：位于第二器件层上的第三器件层，所述第三器件层内具有沿第三方向排布的若干第四衬垫和若干第三测试单元，所述第三方向与第一方向不同，且所述第三方向与第二方向不同，每个第三测试单元与两个不同的第四衬垫电连接，每个第四衬垫与两个不同的第三测试单元电连接，所述第三器件层内还具有第五衬垫和第六衬垫，所述第四衬垫与第二衬垫连接，所述第六衬垫与第一衬垫连接。

可选的，所述第四衬垫在第一器件层上的投影为第三投影，所述第五衬垫在第一器件层上的投影为第四投影，所述第六衬垫在第一器件层上的投影为第五投影，所述第三投影、第四投影和第五投影部分重叠或全部重叠。

可选的，所述第三投影与第四投影部分重叠或者全部重叠、所述第四投影与第五投影部分重叠或者全部重叠、所述第三投影与第五投影部分重叠或者全部重叠或者所述第三投影、第四投影和第五投影重叠。

可选的，所述第二衬垫在第一器件层上的投影为第一投影，所述第三衬垫在第一器件层上的投影为第二投影，所述第一投影和第二投影重叠。

可选的，所述第一投影和第一衬垫重叠。

可选的，所述第二衬垫和第一衬垫通过插塞电连接。

可选的，在第一方向上，一个第一测试单元位于相邻两个第一衬垫之间。

可选的，在所述第一方向上，一个第一测试单元与相邻的两个第一衬垫电连接，且所述第一衬垫与相邻的一个第一测试单元或者相邻的两个第一测试单元电连接。

可选的，在第二方向上，一个第二测试单元位于相邻两个第二衬垫之间。

可选的，在所述第二方向上，一个第二测试单元与相邻的两个第二衬垫电连接，且所述第二衬垫与相邻的一个第二测试单元或者相邻的两个第二测试单元电连接。

可选的，所述第二测试单元位于第一测试单元垂直于基底表面的方向上的上方，且所述第二测试单元在第一器件层上的投影与第一测试单元在第一器件层上的位置重叠。

可选的，所述第一器件层内的若干第一衬垫呈阵列排布，所述若干第一衬垫形成为第一衬垫阵列，所述第一衬垫阵列包括：n行×m列的若干第一衬垫，m为大于等于2的整数，n为大于等于2的整数。

可选的，其特征在于，所述第一器件层内的若干第一测试单元呈阵列排布，所述若干第一测试单元形成为第一测试阵列，所述第一测试阵列包括：(n-1)行×m列的若干第一测试单元。

可选的，所述第二器件层内的若干第二测试单元呈阵列排布，所述若干第二测试单元形成为第二测试阵列，第二测试阵列包括n行×(m-1)列的若干第二测试单元。

可选的，所述第一测试单元包括：电阻、电容、电感、栅极结构、互连线或者逻辑功能器件；所述第二测试单元包括：电阻、电容、电感、栅极结构、互连线或者逻辑功能器件。

可选的，所述基底包括：测试区、第一器件区和第二器件区，所述若干第一测试单元位于测试区的第一器件层内；所述若干第二测试单元位于测试区的第二器件层内；还包括：位于第一器件区第一器件层内的第一器件；位于第二器件区的第二器件层内的第二器件。

可选的，所述第一测试单元与第一器件的结构相同。

可选的，所述第二测试单元与第二器件的结构相同。

本发明还提供上述任意一种半导体晶圆测试结构的形成方法，包括：提供基底；在所述基底上形成第一器件层，所述第一器件层内具有沿第一方向排布的若干第一衬垫和若干第一测试单元，每个第一测试单元与两个不同的第一衬垫电连接，每个第一衬垫与两个不同的第一测试单元电连接；在所述第一器件层上形成第二器件层，所述第二器件层内具有沿第二方向排布的若干第二衬垫和若干第二测试单元，所述第二方向与第一方向不同，每个第二测试单元与两个不同的第二衬垫电连接，每个第二衬垫与两个不同的第二测试单元电连接；在所述第二器件层内形成第三衬垫，所述第三衬垫沿第一方向排布，所述第三衬垫与第一衬垫一一对应连接。

可选的，所述基底包括测试区、第一器件区和第二器件区，所述若干第一测试单元位于测试区第一器件层；所述若干第二测试单元位于测试区的第二器件层；还包括：在第一器件区第一器件层内形成第一器件；在第二器件区的第二器件层内形成第二器件。

可选的，所述第一测试单元与第一器件的结构相同。

可选的，所述第二测试单元与第二器件的结构相同。

可选的，形成第一测试单元的过程中，形成第一器件。

可选的，形成第二测试单元的过程中，形成第二器件。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体晶圆测试结构中，所述第一测试单元位于第一器件层，所述一个第一测试单元通过第一方向上的两个第一衬垫导通形成唯一测试通道。所述第三衬垫位于第二器件层，且所述第一衬垫与第三衬垫一一对应连接，则通过第二器件层中沿第一方向分布的第三衬垫能获取第一测试单元的测试通道。所述第二测试单元位于第二器件层，所述一个第二测试单元通过第二方向上的两个第二衬垫导通形成唯一测试通道。第一测试单元和第二测试单元测试时互补干扰。在基底的单位面积上，所容量的测试结构的数量为第一器件层内可以容量的第一测试单元的数量和第二器件层内可以容量的第二测试单元的数量的和，因此单位面积基底上所容纳的测试结构的数量增多。因此，在相同面积的切割道区或者空余区可以容纳的测试结构的数量增多。

进一步，在所述第一方向上，所述一个第一测试单元位于相邻的两个第一衬垫之间。在所述第二方向上，所述一个第二测试单元位于相邻的两个第二衬垫之间。使得半导体晶圆的有效面积使用率得到提高和布线也较为方便，从而提高了半导体晶圆的利用率。

进一步，所述第二衬垫和第三衬垫的投影重叠，则所述半导体晶圆测试结构所占用的面积进一步缩小，从而使得半导体晶圆的有效面积使用率得到提高。

附图说明

图1是一种半导体晶圆测试结构形成过程的结构示意图；

图2至图5是本发明一实施例中半导体晶圆测试结构的结构示意图；

图6至图8是本发明另一实施例中半导体晶圆测试结构的结构示意图；

图9至图13是本发明一实施例中半导体晶圆测试结构的形成方法的结构示意图。

具体实施方式

正如背景技术所述，现有技术的半导体晶圆测试结构的性能较差。

图1是一种半导体晶圆测试结构的结构示意图。

一种半导体晶圆测试结构，参考图1，包括：半导体衬底；位于所述半导体衬底上的衬垫阵列，所述衬垫阵列包括n行×m列的若干衬垫，m为大于等于2的整数，n为大于等于2的整数；位于所述半导体衬底上的测试阵列，所述测试阵列包括q行×r列的若干测试单元，q为大于等于1，且小于n的整数，r为大于等于1，且小于m的整数；在所述衬垫阵列的行方向上，每个测试单元与两个不同的衬垫电连接，每个衬垫与一个测试单元或者两个不同的测试单元电连接。

上述实施例中，一个测试单元至少需要两端分别连接到两个不同的衬垫，才能形成完整的测试回路。为了提高半导体晶圆的有效面积使用率和布线方便，两个相邻测试单元可以共享一个衬垫，即n个衬垫最多可以放n-1个测试单元。则对于n行×m列的衬垫阵列，最大可容纳n行×(m-1)列的测试阵列。当要测量第i行第j列的测试单元时(i为大于等于1，且小于等于n的整数，j为大于等于1，且小于等于m-1的整数)，第i行第j列的衬垫和第i行第j+1列的衬垫导通，形成第i行第j列的测试单元唯一的测试通路。上述实施例中的半导体晶圆测试结构位于半导体晶圆的切割道区或者半导体晶圆中空闲的区域，然而半导体晶圆的切割道区或者半导体晶圆中空闲的区域有限，为容量更多的测试结构，需要减小测试结构所占用的面积。然而上述实施例中的测试结构的面积难以缩小，从而导致半导体晶圆所能容量的测试结构的数量较少。

本发明提供一种半导体晶圆测试结构，包括：基底；位于基底上的第一器件层，所述第一器件层内具有沿第一方向排布的若干第一衬垫和若干第一测试单元；位于第一器件层上的第二器件层，所述第二器件层内具有沿第二方向排布的若干第二衬垫和若干第二测试单元。在第一方向上，每个第一测试单元与两个不同的第一衬垫电连接，每个第一衬垫与一个第一测试单元或者两个不同的第一测试单元电连接；在第二方向上，每个第二测试单元与两个不同的第二衬垫电连接，每个第二衬垫与一个第二测试单元或者两个不同的第二测试单元电连接。由于第一器件层和第二器件层的衬垫的选取模式不同，因此第一测试单元和第二测试单元可以单独工作互补干扰。第二器件层位于第一器件层上方，因此单位面积上所容纳的测试结构的数量增多。在相同面积的切割道区或者空余区可以容纳的测试结构的数量较多，从而使得半导体晶圆的利用率得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图5是本发明一实施例中半导体晶圆测试结构的结构示意图。

一种半导体晶圆测试结构，参考图2至图5，图2是所述半导体晶圆测试结构沿图3中z方向的俯视图，图3是图2中切割线b-b1的剖面结构示意图，图4是图2中切割线a-a1的剖面结构示意图，图5为图4中切割线c-c1的剖面结构示意图，包括：基底200，位于基底200上的第一器件层201，所述第一器件层201内具有沿第一方向x排布的若干第一衬垫210和若干第一测试单元220，每个第一测试单元220与两个不同的第一衬垫210电连接，每个第一衬垫210与两个不同的第一测试单元220电连接；位于第一器件层201上的第二器件层202，所述第二器件层202内具有沿第二方向y排布的若干第二衬垫230和若干第二测试单元240，所述第二方向y与第一方向x不同，每个第二测试单元240与两个不同的第二衬垫230电连接，每个第二衬垫230与两个不同的第二测试单元240电连接；位于第二器件层202上的第三衬垫，所述第三衬垫沿第一方向排布，所述第三衬垫与第一衬垫310一一对应连接。

本实施例中，所述基底200包括：测试区i、第一器件区ii和第二器件区iii。

本实施例中，所述若干第一测试单元220位于测试区i的第一器件层201内。

本实施例中，所述若干第二测试单元240位于测试区i的第二器件层202内。

本实施例中，在第一方向上，所述一个第一测试单元220位于相邻两个第一衬垫210之间。其他实施例中，所述一个第一测试单元不位于相邻两个第一衬垫之间。

所述一个第一测试单元220位于相邻两个第一衬垫210之间，布线较为方便。

所述若干第一测试单元210为通过前段制程(frontendofline，简称feol)在基底200上形成的第一器件层201内形成的逻辑器件的测试。

在一实施例中，所述若干第一测试单元为通过中段制程(middle-endoflayout)在基底200内形成的第一器件层201内形成的逻辑器件的测试。

本实施例中，在所述第一方向x上，一个第一测试单元220与相邻的两个第一衬垫210电连接，且所述第一衬垫210与相邻的一个第一测试单元220或者相邻的两个第一测试单元220电连接。

所述第一测试单元220包括：电阻、电容、电感、栅极结构、互连线或者逻辑功能器件。

所述第一测试单元220的测试项目包括：电阻测试、电容测试、电感测试或者其他逻辑功能测试。

一个第一测试单元220至少需要两端分别连接到两个不同的第一衬垫210，才能形成完整的测试回路，两个相邻的第一测试单元220共享一个第一衬垫210，能节约面积。有利于半导体晶圆的有效面积使用率。所述半导体晶圆测试结构位于半导体晶圆的切割道区或者空余区，从而使得半导体晶圆的利用率得到提高。

本实施例中，在第二方向上，所述一个第二测试单元240位于相邻两个第二衬垫230之间。其他实施例中，所述一个第二测试单元不位于相邻两个第二衬垫之间。

所述一个第二测试单元240位于相邻两个第二衬垫230之间，布线较为方便。

所述若干第二测试单元240为通过中段制程(middle-endofline，简称meol)在第二器件层202内形成的逻辑器件的测试，例如在第二器件层内形成的栅极结构或者源漏掺杂区的相关逻辑测试。

在一实施例中，所述若干第一测试单元为通过后段制程(back-endofline，简称beol)在第二器件层内形成导电通孔结构以及金属互联结构的测试。

本实施例中，在所述第二方向y上，一个第二测试单元240与相邻的两个第二衬垫230电连接，且所述第二衬垫230与相邻的一个第二测试单元240或者相邻的两个第二测试单元240电连接。

所述第二测试单元240包括：电阻、电容、电感、栅极结构、互连线或者逻辑功能器件。

所述第二测试单元240的测试项目包括：电阻测试、电容测试、电感测试或者其他逻辑功能测试。

一个第二测试单元240至少需要两端分别连接到两个不同的第二衬垫230，才能形成完整的测试回路，两个相邻的第二测试单元240共享一个第二衬垫230，能节约面积。有利于半导体晶圆的有效面积使用率。所述半导体晶圆测试结构位于半导体晶圆的切割道区或者空余区，从而使得半导体晶圆的利用率得到提高。

本实施例中，所述第二衬垫230在第一器件层201上的投影为第一投影，所述第三衬垫在第一器件层201上的投影为第二投影，所述第一投影和第二投影重叠。其他实施例中，所述第一投影和第二投影不重叠。

所述第二衬垫230和第三衬垫的投影重叠，则所述半导体晶圆测试结构所占用的面积缩小，从而使得半导体晶圆的有效面积使用率得到提高。

本实施例中，所述第一投影和第一衬垫210重叠。其他实施例中，所述第一投影与第一衬垫不重叠。

所述第一投影和第一衬垫210重叠，即在垂直于基底200表面的方向上，所述第二衬垫230与第一衬垫210相连。

本实施例中，所述第二衬垫230和第一衬垫210通过插塞250相连。

所述第一投影和第一衬垫210重叠，则所述半导体晶圆测试结构所占用的面积进一步缩小，从而使得半导体晶圆的有效面积使用率得到提高。

本实施例中，所述第一器件层201内的若干第一衬垫210呈阵列排布，所述若干第一衬垫210形成为第一衬底阵列，所述第一衬垫阵列包括：n行×m列的若干第一衬垫210，m为大于等于2的整数，n为大于等于2的整数。

当所述第一方向x为第一衬垫阵列的行方向时，所述第一器件层201内的若干第一测试单元220呈阵列排布，所述若干第一测试单元220形成为第一测试阵列，所述第一测试阵列包括：n行×(m-1)列的若干第一测试单元220。

本实施例中，所述第二衬垫230位于第一衬垫210沿垂直于基底200表面的方向上的上方。则第二衬垫230也呈阵列分布。

当所述第二方向y为第一衬垫阵列的列方向时，所述第二器件层内的若干第二测试单元240呈阵列排布，所述若干第二测试单元240形成为第二测试阵列，第二测试阵列包括：(n-1)行×m列的若干第二测试单元240。

本实施例中，半导体晶圆测试结构还包括：位于第一器件区ii的第一器件层201内的第一器件221；位于第二器件区iii的第二器件层202内的第二器件241。

本实施例中，所述第一测试单元220与第一器件221的结构相同。

通过第一测试单元220的测试结果判断第一器件221的功能是否正常。本实施例中，所述第二测试单元240与第二器件241的结构相同。

通过第二测试单元240的测试结果判断第二器件241的功能是否正常。

本实施例中，半导体晶圆测试结构还包括：位于第二器件层202上的第三器件层，所述第三器件层内具有沿第三方向排布的若干第四衬垫和若干第三测试单元，每个第三测试单元与两个不同的第四衬垫电连接，每个第四衬垫与两个不同的第三测试单元电连接，所述第三器件层内还具有第五衬垫和第六衬垫，所述第四衬垫与第二衬垫230连接，所述第六衬垫与第一衬垫210连接。

所述第一测试单元位于第一器件层，所述一个第一测试单元通过第一方向上的两个第一衬垫导通形成唯一测试通道。所述第六衬垫位于第三器件层，且所述第一衬垫与第六衬垫一一对应连接，则通过第三器件层中沿第一方向分布的第六衬垫能获取第一测试单元的测试通道。所述第二测试单元位于第二器件层，所述一个第二测试单元通过第二方向上的两个第二衬垫导通形成唯一测试通道。所述第五衬垫位于第三器件层，且所述第二衬垫与第五衬垫一一对应连接，则通过第三器件层中沿第二方向分布的第五衬垫能获取第二测试单元的测试通道。所述第三测试单元位于第三器件层，所述一个第三测试单元通过第三方向上的两个第四衬垫导通形成唯一测试通道。第一测试单元、第二测试单元和第三测试单元的测试时互补干扰。在基底的单位面积上，所容量的测试结构的数量为第一器件层内可以容量的第一测试单元的数量、第二器件层内可以容量的第二测试单元的数量和第三器件层内可以容纳的第三测试单元的数量的和，因此单位面积基底上所容纳的测试结构的数量进一步增多。因此，在相同面积的切割道区或者空余区可以容纳的测试结构的进一步数量增多。

所述第四衬垫在第一器件层201上的投影为第三投影，所述第五衬垫在第一器件层201上的投影为第四投影，所述第六衬垫在第一器件层201上的投影为第五投影，所述第三投影、第四投影和第五投影部分重叠或者全部重叠。

在一实施例中，所述第三投影与第四投影部分重叠或者全部重叠。

在另一实施例中，所述第四投影与第五投影部分重叠或者全部重叠。

在又一实施例中，所述第三投影与第五投影部分重叠或者全部重叠。

本实施例中，所述第三投影、第四投影和第五投影重叠。则所述半导体晶圆测试结构所占用的面积缩小，从而使得半导体晶圆的有效面积使用率得到提高。

图6至图8是本发明另一实施例中半导体晶圆测试结构的结构示意图。本实施例与前述实施例的区别在于，所述第二测试单元位于第一测试单元上方，且所述第二测试单元在第一器件层上的投影与第一测试单元在第一器件层上的位置重叠。

一种半导体晶圆测试结构，参考图6至图8，图6是所述半导体晶圆测试结构沿图7中z1方向的俯视图，图7是图6中切割线s-s1的剖面结构示意图，图8是图7中切割线d-d1的剖面结构示意图，包括：基底300，位于基底300上的第一器件层301，所述第一器件层301内具有沿第一方向x排布的若干第一衬垫310和若干第一测试单元320，每个第一测试单元320与两个不同的第一衬垫310电连接，每个第一衬垫310与两个不同的第一测试单元320电连接；位于第一器件层301上的第二器件层302，所述第二器件层302内具有沿第二方向y排布的若干第二衬垫330和若干第二测试单元340，所述第二方向y与第一方向x不同，每个第二测试单元340与两个不同的第二衬垫330电连接，每个第二衬垫330与两个不同的第二测试单元340电连接；位于第二器件层302上的第三衬垫，所述第三衬垫沿第一方向x排布，所述第三衬垫与第一衬垫310一一对应连接。

所述第二测试单元340位于第一测试单元320垂直于基底300表面的方向上的上方，且所述第二测试单元340在第一器件层301上的投影与第一测试单元320在第一器件层301上的位置重叠。

所述第一测试单元320、第一衬垫310的结构、位置如前述第一测试单元220和第一衬垫210所述，在此不再赘述。

所述第二测试单元340、第二衬垫330的结构、位置如前述第二测试单元240和第二衬垫230所述，在此不再赘述。

本实施例还提供一种上述半导体晶圆测试结构的形成方法。图9至图13是本发明一实施例中半导体晶圆测试结构的形成方法的结构示意图。

请参考图9，提供基底300。

本实施例中，所述基底300包括：测试区i、第一器件区ii和第二器件区iii。

所述基底300为单层结构或者多层结构。

本实施例中，所述基底300为单层结构时，所述基底300的材料为单晶硅。

其他实施例中，所述基底为多层结构，所述基底：包括衬底和位于衬底表面的器件层。

请参考图10和图11，图10为图9基础上的示意图，图11为沿图10中z2方向的俯视图，在所述基底300上形成第一器件层301，所述第一器件层301内具有沿第一方向x排布的若干第一衬垫310和若干第一测试单元320，每个第一测试单元320与两个不同的第一衬垫310电连接，每个第一衬垫310与两个不同的第一测试单元320电连接。

所述第一测试单元320、第一衬垫310的结构、位置如前述图6至图8所述，在此不再赘述。

所述若干第一测试单元320位于测试区i的第一器件层301。

本实施例中，还包括：在第一器件区ii的第一器件层301内形成第一器件321。

本实施例中，所述第一测试单元320与第一器件321的结构相同。

本实施例中，形成第一测试单元320的过程中，形成第一器件321。

所述第一测试单元320和第一器件321同时形成，则第一测试单元320和第一器件321的结构相同，则通过第一测试单元320的测试结果判断第一器件321的功能是否正常。

请参考图12和图13，图12为图10基础上的示意图，图13为沿图12中z3方向的俯视图，在所述第一器件层301上形成第二器件层302，所述第二器件层302内具有沿第二方向y排布的若干第二衬垫330和若干第二测试单元340，所述第二方向y与第一方向x不同，每个第二测试单元340与两个不同的第二衬垫330电连接，每个第二衬垫330与两个不同的第二测试单元340电连接；在所述第二器件层302上形成第三衬垫，所述第三衬垫沿第一方向排布，所述第三衬垫与第一衬垫310一一对应连接。

所述第二测试单元340、第二衬垫330的结构、位置如前述图6至图8所述，在此不再赘述。

本实施例中，所述若干第二测试单元340位于测试区i的第二器件层341。

本实施例中，还包括：在第二器件区iii的第二器件层302内形成第二器件341。

本实施例中，所述第二测试单元340与第二器件341的结构相同。

本实施例中，形成第二测试单元340的过程中，形成第二器件341。

所述第二测试单元340和第二器件341同时形成，则第二测试单元340和第二器件341的结构相同，则通过第二测试单元340的测试结果判断第二器件341的功能是否正常。

本实施例中，所述第三衬垫与第二衬垫330重叠。

本实施例中，，所述第二衬垫330在第一器件层301上的投影为第一投影，所述第一投影和第一衬垫310重叠。其他实施例中，所述第一投影与第一衬垫不重叠。

所述第一投影和第一衬垫310重叠，即在垂直于基底300表面的方向上，所述第二衬垫330与第一衬垫310相连。

本实施例中，形成第二衬垫330之前，还包括：在所述第二器件层302内形成凹槽，所述凹槽暴露出第一器件层301内的第一衬垫301表面；在所述凹槽内形成插塞250。

所述插塞250用于导通第一衬垫301和第二衬垫302。

本实施例中，所述第二衬垫330位于第一衬垫310沿垂直于基底200表面的方向上的上方。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。