三维存储器及其制备方法、电子设备与流程

本申请属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。

背景技术：

三维(3dimension,3d，)存储器是一种将存储单元三维地布置在衬底之上的存储设备，其具有集成密度高、存储容量大以及功耗低等优点，从而在电子产品中得到了广泛的应用。

在三维存储器的制备过程中，通常在衬底同侧的一些区域形成存储部，其他区域形成控制部，然后再在衬底的另一侧形成传导部。在形成传导部时，通常会采用干刻法蚀刻出连接孔，以露出存储部内的导电连接件。在蚀刻连接孔时，等离气体中的带电粒子会通过导电连接件传输至控制部中的控制器件，影响控制器件的使用性能和使用寿命，从而会降低三维存储器的使用性能和使用寿命。

技术实现要素：

鉴于此，本申请提供了三维存储器及其制备方法、电子设备，通过在所述连接孔的孔壁上增设了蚀刻阻挡层，从而阻挡带电粒子进入第一导电连接件。并且采用湿刻法来蚀刻所述蚀刻阻挡层，从而避免干刻法中等离子气体的带电粒子传输至第一导电连接件，影响控制器件的正常使用。提高了控制器件和三维存储器的使用性能和使用寿命。

本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：

提供衬底，在所述衬底的一侧形成存储部和控制部，且使所述存储部电连接所述控制部，所述存储部包括第一导电连接件；

在所述衬底的另一侧形成层间绝缘层；

形成贯穿所述层间绝缘层和所述衬底的连接孔，以露出所述第一导电连接件；

在所述连接孔的孔壁上依次形成蚀刻阻挡层和保护层；

蚀刻所述第一导电连接件对应的所述保护层，以露出至少部分所述蚀刻阻挡层；

采用湿刻法蚀刻所述蚀刻阻挡层，以再次露出至少部分所述第一导电连接件；以及

在所述连接孔内形成连接所述第一导电连接件的第二导电连接件。

本申请第一方面提供的制备方法，在所述连接孔的孔壁上增设了蚀刻阻挡层，并使所述蚀刻阻挡层设于所述连接孔的孔壁与保护层之间。由于蚀刻阻挡层的设置，导致在蚀刻所述第一导电连接件对应的所述保护层时，即使所述第一导电连接件对应的所述保护层被蚀刻掉，由于第一导电连接件表面还设有蚀刻阻挡层，因此在蚀刻保护层时，并不会使带电粒子传输至第一导电连接件。并且，本申请采用湿刻法来蚀刻所述蚀刻阻挡层，避免引入带电粒子，避免干刻法中等离子气体的带电粒子传输至第一导电连接件，从而传输至控制器件，影响控制器件的正常使用，降低控制器件的使用寿命。本申请第一方面提供的制备方法，工艺简单，成本低廉，可避免带电粒子传输至控制器件，提高了控制器件和三维存储器的使用性能和使用寿命。

其中，“采用湿刻法蚀刻所述蚀刻阻挡层，以再次露出至少部分所述第一导电连接件”包括：

使用蚀刻液蚀刻所述第一导电连接件对应的所述蚀刻阻挡层，其中，所述蚀刻液包括磷酸，蚀刻温度为150-200℃，蚀刻时间为40-80s。

其中，“采用湿刻法蚀刻所述蚀刻阻挡层，以再次露出至少部分所述第一导电连接件”包括：

蚀刻所述蚀刻阻挡层，以再次露出至少部分所述第一导电连接件，并控制蚀刻参数以使得所述连接孔靠近所述衬底的尺寸大于所述连接孔背离所述衬底的尺寸。

其中，“蚀刻所述第一导电连接件对应的所述保护层，以露出至少部分所述蚀刻阻挡层”包括：

蚀刻所述第一导电连接件对应的所述保护层和所述蚀刻阻挡层，以露出至少部分所述蚀刻阻挡层，并控制蚀刻参数以使得所述蚀刻阻挡层的表面形成凹槽。

其中，“在所述连接孔的孔壁上依次形成蚀刻阻挡层和保护层”包括：

在所述层间绝缘层的顶表面和所述连接孔的孔壁上形成所述蚀刻阻挡层；

去除所述层间绝缘层顶表面的所述蚀刻阻挡层；以及

在所述层间绝缘层的顶表面和所述连接孔内的所述蚀刻阻挡层的表面形成所述保护层。

其中，在“在所述层间绝缘层的顶表面和所述连接孔内的所述蚀刻阻挡层的表面形成所述保护层”之后，还包括：去除所述层间绝缘层顶表面的所述保护层。

其中，“形成贯穿所述层间绝缘层和所述衬底的连接孔，以露出所述第一导电连接件”包括：

蚀刻所述第一导电连接件对应的所述层间绝缘层和所述衬底，形成贯穿所述层间绝缘层和所述衬底的连接孔，露出所述第一导电连接件，并使所述连接孔在所述衬底上的正投影覆盖所述第一导电连接件在所述衬底上的正投影。

本申请第二方面提供了一种三维存储器，所述三维存储器包括衬底、存储部、控制部、绝缘层、和传导部，所述存储部内设有第一导电连接件，所述存储部和所述控制部依次层叠设于所述衬底的一侧，所述绝缘层设于所述衬底的另一侧，所述传导部内嵌于所述绝缘层及所述衬底且对应所述第一导电连接件，所述传导部包括第二导电连接件和依次层叠设于所述传导部相对两侧的保护层和蚀刻阻挡层，所述第二导电连接件电连接所述第一导电连接件，所述控制部包括第三导电连接件和控制器件，所述第三导电连接件电连接所述控制器件，且所述第三导电连接件电连接所述第一导电连接件。

本申请第二方面提供的三维存储器，通过在第导电二连接件的相对两侧增设蚀刻阻挡层，避免了在制备过程中带电粒子传输至第一导电连接件进而传输至控制器件，避免了影响控制器件的正常使用。本申请第二方面提供的三维存储器，提高了控制器件和三维存储器的使用性能使用寿命，具有很强的实用性。

其中，所述绝缘层包括层间绝缘层；或者，所述绝缘层包括层间绝缘层和设于所述层间绝缘层顶表面的所述蚀刻阻挡层与所述保护层中的任意一层或两层。

其中，当所述绝缘层包括层间绝缘层和设于所述层间绝缘层顶表面的所述蚀刻阻挡层与所述保护层时，所述蚀刻阻挡层和所述保护层依次层叠设于所述层间绝缘层的顶表面。

其中，所述第二导电连接件靠近所述衬底的尺寸大于所述第二导电连接件背离所述衬底的尺寸。

本申请第三方面提供了一种电子设备，所述电子设备包括处理器和如本申请第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和/或从所述三维存储器读取数据。

本申请第三方面提供的电子设备，通过采用本申请第二方面提供的三维存储器，可提高三维存储器和电子设备的使用性能和使用寿命。

附图说明

为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。

图1为本申请实施方式三维存储器的制备方法的工艺流程图。

图2为图1中步骤s100对应的三维存储器的结构示意图。

图3为图1中步骤s200对应的三维存储器的结构示意图。

图4为图1中步骤s300对应的三维存储器的结构示意图。

图5为图1中步骤s400对应的三维存储器的结构示意图。

图6为图1中步骤s500对应的三维存储器的结构示意图。

图7为图1中步骤s600对应的三维存储器的结构示意图。

图8为图1中步骤s700对应的三维存储器的结构示意图。

图9为图1中步骤s600所包括的工艺流程图。

图10为图9中步骤s610对应的三维存储器的结构示意图。

图11为图1中步骤s500所包括的工艺流程图。

图12为图11中步骤s510对应的三维存储器的结构示意图。

图13为图1中步骤s400所包括的工艺流程图。

图14为图13中步骤s410对应的三维存储器的结构示意图。

图15为图13中步骤s420对应的三维存储器的结构示意图。

图16为图13中步骤s430对应的三维存储器的结构示意图。

图17为图1中步骤s400所包括的工艺流程图。

图18为图17中步骤s440对应的三维存储器的结构示意图。

图19为图1中步骤s300所包括的工艺流程图。

图20为图19中步骤s310对应的三维存储器的结构示意图。

图21为本申请第一实施方式三维存储器的结构示意图。

图22为本申请第二实施方式三维存储器的结构示意图。

图23为本申请第三实施方式三维存储器的结构示意图。

图24为本申请第四实施方式三维存储器的结构示意图。

图25为本申请第五实施方式三维存储器的结构示意图。

图26为本申请第六实施方式三维存储器的结构示意图。

图27为本申请实施方式电子设备的电路结构示意图。

其中：

三维存储器-1，衬底-10，存储部-20，子存储部-21，台阶结构-210，存储堆叠层-211，层间介质层-212，栅极层-213，外围电路部-22，第一导电连接件-220，控制部-30，控制器件-300，第三导电连接件-310，层间绝缘层-40，连接孔-41，蚀刻阻挡层-50，凹槽-51，保护层-60，第二导电连接件-70，绝缘层-80，传导部-90。

具体实施方式

以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

在介绍本申请的实施方式之前，首先介绍背景技术中提到的技术问题。

在制备三维存储器时，传统做法是在衬底同侧的一些区域形成存储部，其他区域形成控制部之后，在衬底的另一侧首先形成层间绝缘层，然后形成贯穿所述层间绝缘层和所述衬底的连接孔，以露出所述导电连接件。之后，在连接孔的孔壁上形成保护层，随后通常采用干刻法蚀刻保护层，以露出导电连接件。在干刻法的制备过程中通常使用等离子气体，而等离子气体中存在大量的带电粒子。一旦保护层被蚀刻掉，而导电连接件露出时，由于导电连接件的材质为易导电的材料，等离子气体中的带电粒子就会接触到导电连接件，从而传输至导电连接件内。而导电连接件又电连接控制部中的控制器件，因此传输至导电连接件内的带电粒子，就会继续传输至控制器件中。由于带电粒子不仅会影响控制器件的使用性能，还会影响控制器件的使用寿命，因此降低了三维存储器的使用性能和使用寿命。

在根据本申请实施方式提供的三维存储器的制备方法中，通过增设蚀刻阻挡层，再形成保护层，最后依次去除第一导电连接件对应的保护层和蚀刻阻挡层，且采用湿刻法去除蚀刻阻挡层，避免了带电粒子对控制器件的影响，进而提高了三维存储器的使用性能并延长了使用寿命。

请一并参考图1-图8。图1为本申请实施方式的三维存储器1的制备方法的工艺流程图。图2-图8分别为图1中的步骤s100，s200，s300，s400，s500，s600，s700对应的三维存储器1的结构示意图。

本申请实施方式提供了一种三维存储器1的制备方法，所述制备方法包括s100～s700，具体如下所述。图2为图1中步骤s100对应的三维存储器的结构示意图。如图2所示，s100，提供衬底10，在所述衬底10的一侧形成存储部20和控制部30，且使所述存储部20电连接所述控制部30，所述存储部20包括第一导电连接件220。

本申请的衬底10用于支撑在其上的器件结构，例如存储部20和控制部30。可选地，本申请的衬底10包括但不限于硅衬底，锗衬底，硅锗衬底，绝缘体上硅(silicononinsulator，soi)衬底或绝缘体上锗(germaniumoninsulator，goi)衬底等。进一步可选地，衬底10为硅衬底。可选地，衬底10的厚度为1.5-2.0μm。进一步可选地，衬底10的厚度为1.8μm。本申请首先在衬底10的一侧形成存储部20，再在存储部20背离衬底10的一侧形成控制部30，然后再使所述存储部20电连接所述控制部30。

接下来，介绍存储部20和控制部30。

存储部20在三维存储器1中主要起存储的功能。存储部20包括子存储部21和外围电路部22。子存储部21主要用于形成核心储存电路结构，而外围电路部22主要用于形成外围电路结构，用以电连接三维存储器1中的其他结构。子存储部21内设有台阶结构210，该台阶结构210主要起存储功能。其中，台阶结构210由多层存储堆叠层211构成。每个存储堆叠层211包括层间介质层212和栅极层213。层间介质层212的材质包括但不限于氧化物，例如氧化硅，栅极层213的材质包括但不限于导电金属，例如金属钨和钨的化合物。每个存储堆叠层211中的层间介质层212相较于栅极层213靠近所述衬底10。因此该台阶结构210可看成“ono”的层叠结构，即在衬底10表面依次形成层间介质层212、栅极层213、层间介质层212、栅极层213等。外围电路部22内设有第一导电连接件220，第一导电连接件220用于电连接三维存储器1中的其他结构。至于存储部20的其他结构，可参考相关技术中存储部20的相关结构，在此不再赘述。

控制部30在三维存储器1中主要起控制三维存储器1的功能。控制部30内通常设有控制器件300，所述控制器件300包括但不限于mos器件(cmos器件或pmos器件)。控制部30内还设有第三导电连接件310。第三导电连接件310电连接控制器件300。第一导电连接件220电连接第三导电连接件310，因此第一导电连接件220可以电连接控制器件300，从而使控制器件300控制三维存储器1。

图3为图1中步骤s200对应的三维存储器的结构示意图。请参考图3，s200，在所述衬底10的另一侧形成层间绝缘层40。

本申请在衬底10的一侧形成存储部20和控制部30之后，再在衬底10的另一侧形成层间绝缘层40，不仅可以起到保护衬底10的作用，还可以将衬底10与易导电的器件进行绝缘隔离设置。可选地，层间绝缘层40的材质包括但不限于氧化硅、氮化硅、氮氧化硅、和掺杂氧化硅中的任意一种或多种的组合。可选地，层间绝缘层40的厚度为1.0-1.5μm。进一步可选地，层间绝缘层40的厚度为1.2μm。

图4为图1中步骤s300对应的三维存储器的结构示意图。请参考图4，s300，形成贯穿所述层间绝缘层40和所述衬底10的连接孔41，以露出所述第一导电连接件220。

本申请在第一导电连接件220对应的层间绝缘层40和衬底10上开设孔洞，即，形成贯穿所述层间绝缘层40和所述衬底10的连接孔41，以露出第一导电连接件220，从而为在后续形成第二导电连接件70后可与第一导电连接件220打下基础。可选地，所述连接孔41的宽度(即连接孔41相对两侧的侧壁之间的垂直距离)为500-800nm。进一步可选地，所述连接孔41的宽度为660nm。

图5为图1中步骤s400对应的三维存储器的结构示意图。请参考图5，s400，在所述连接孔41的孔壁上依次形成蚀刻阻挡层50和保护层60。

从上述内容可知，三维存储器1传统的制备方法只在连接孔41的孔壁上形成保护层60，因此在后续采用干刻法去除保护层60时就会出现上文提到的三维存储器1使用寿命低的问题。而在本申请中，增设了蚀刻阻挡层50，并且使蚀刻阻挡层50设于所述孔壁与保护层60之间。也可以理解为先在孔壁上形成蚀刻阻挡层50，再在蚀刻阻挡层50的表面(即在蚀刻阻挡层50背离孔壁的一侧)形成保护层60，这为后续的蚀刻操作提供了阻挡、保护的功能，从而解决了带电粒子会传输至第一导电连接件220内的问题。可选地，蚀刻阻挡层50和保护层60的材质包括但限于氧化硅、氮化硅、氮氧化硅、和掺杂氧化硅中的任意一种或多种的组合。进一步可选地，蚀刻阻挡层50的材质为氮化硅，保护层60的材质为氧化硅。这样有利于后续进行选择性蚀刻。可选地，蚀刻阻挡层50的厚度为进一步可选地，蚀刻阻挡层50的厚度为可选地，保护层60的厚度为进一步可选地，保护层60的厚度为

图6为图1中步骤s500对应的三维存储器的结构示意图。请参考图6，s500，蚀刻所述第一导电连接件220对应的所述保护层60，以露出至少部分所述蚀刻阻挡层50。

本申请首先蚀刻连接孔41内位于表面的保护层60，即最外侧的保护层60，之后蚀刻所述第一导电连接件220对应的所述保护层60，以便于后续在蚀刻蚀刻阻挡层50之后，可直接使第一导电连接件220露出。蚀刻法通常包括干刻法和湿刻法。可选地，本申请通常采用干刻法蚀刻保护层60，这是因为，干刻法可精确地控制蚀刻的位置，并且干刻法具有明确的蚀刻方向，因此可更好地蚀刻出理想的微型结构。

另外，由于本申请增设了蚀刻阻挡层50，因此当采用干刻法蚀刻掉阻挡层后，并不会使第一导电连接件220露出，而是会使蚀刻阻挡层50露出。由于蚀刻阻挡层50并不会传导带电粒子，因此带电粒子会被蚀刻阻挡层50遮挡，而不会传输至第一导电连接件220内，因此不会使带电粒子影响控制器件300。

图7为图1中步骤s600对应的三维存储器的结构示意图。请参考图7，s600，采用湿刻法蚀刻所述蚀刻阻挡层50，以再次露出至少部分所述第一导电连接件220。

本申请采用湿刻法蚀刻蚀刻阻挡层50，即蚀刻第一导电连接件220对应的蚀刻阻挡层50。由于湿刻法主要采用蚀刻液通过化学反应来对蚀刻阻挡层50进行腐蚀，因此当第一导电连接件220对应的蚀刻阻挡层50被蚀刻掉从而露出第一导电连接件220时，由于蚀刻液中并没有带电粒子，因此就不会有带电粒子进入到第一导电连接件220从而进入控制器件300中，相比于传统技术，不会影响控制器件300的使用寿命和使用性能。

另外，在s500中，由于已经蚀刻掉部分保护层60，因此在连接孔41内会形成一个凹坑，使得采用湿刻法蚀刻所述蚀刻阻挡层50时，蚀刻液会优先向靠近第一导电连接件220的方向腐蚀凹坑内的蚀刻阻挡层50，之后再向连接孔41的侧壁方向进行蚀刻。这样会提高湿刻法的方向性，更有利于控制湿刻法的进行。

图8为图1中步骤s700对应的三维存储器的结构示意图。请参考图8，s700，在所述连接孔41内形成连接所述第一导电连接件220的第二导电连接件70。

当第一导电连接件220再次露出后，向连接孔41内填充导电金属，例如钨和钨的化合物，从而在连接孔41内形成第二导电连接件70。并且，由于第二导电连接件70电连接第一导电连接件220，而从上述内容可知第一导电连接件220电连接控制器件300，因此第二导电连接件70电连接控制器件300。第一导电连接件220、第二导电连接件70、和第三导电连接件310就如同三根相互连接的“导线”，将内部控制器件300引至外部，从而与其他的结构进行电性连接。

本实施方式提供的制备方法，在所述连接孔41的孔壁上增设了蚀刻阻挡层50，并使所述蚀刻阻挡层50设于所述连接孔41的孔壁与保护层60之间。由于蚀刻阻挡层50的设置，在蚀刻所述第一导电连接件220对应的所述保护层60时，即使所述第一导电连接件220对应的所述保护层60被蚀刻掉，由于第一导电连接件220表面还设有蚀刻阻挡层50，因此在蚀刻保护层60时，并不会使带电粒子传输至第一导电连接件220。并且，本申请采用湿刻法来蚀刻所述蚀刻阻挡层50，避免引入带电粒子，避免干刻法中等离子气体的带电粒子传输至第一导电连接件220进而传输至控制器件300，从而不会影响控制器件300的正常使用，也不会降低控制器件300的使用寿命。本实施方式提供的制备方法，工艺简单，成本低廉，可避免带电粒子传输至控制器件300，提高了控制器件300的使用性能并延长了其使用寿命，进而提高了三维存储器1的使用性能并延长了三维存储器1的使用寿命。

本实施方式中，“采用湿刻法蚀刻所述蚀刻阻挡层50，以再次露出至少部分所述第一导电连接件220”可以通过如下实现：

使用蚀刻液蚀刻所述第一导电连接件220对应的所述蚀刻阻挡层50，其中，所述蚀刻液包括磷酸，蚀刻温度为150-200℃，蚀刻时间为40-80s。

本实施方式将蚀刻所述第一导电连接件220对应的所述蚀刻阻挡层50。在采用湿刻法蚀刻所述蚀刻阻挡层50时，需要采用蚀刻液。可选地，本申请的蚀刻液包括磷酸。当蚀刻阻挡层50的材质为氮化硅，保护层60的材质为氧化硅时，磷酸只会蚀刻材质为氮化硅的蚀刻阻挡层50，而不会蚀刻材质为氧化硅的保护层60，因此也有效地保护保护层60不被损坏。

另外，本实施方式的蚀刻参数的确定也很重要。只有当蚀刻温度为大约150-200℃，蚀刻时间为大约40-80s时，才能进行良好的蚀刻。如果超出该范围，将有可能无法实现本申请预期的效果。例如，当蚀刻温度过高，大于200℃，或者蚀刻时间过长，大于80s时，蚀刻液不仅会蚀刻掉第一导电连接件220对应的所述蚀刻阻挡层50，还会向连接孔41的孔壁方向横向蚀刻，从而露出衬底10。这样，在后续填充导电金属时，导电金属就会和衬底10相连，从而发生漏电、串电的现象。而当蚀刻温度过低，小于150℃，或者蚀刻时间过短，小于40s时，将无法蚀刻穿蚀刻阻挡层50，导致露出第一导电连接件220。可选地，蚀刻温度为160-190℃，蚀刻时间为50-70s。进一步可选地，蚀刻温度为180℃，蚀刻时间为60s。

请一并参考图9和图10。图9为图1中步骤s600所包括的工艺流程图。图10为图9中步骤s610对应的三维存储器的结构示意图。

本实施方式中，s600“采用湿刻法蚀刻所述蚀刻阻挡层50，以再次露出至少部分所述第一导电连接件220”包括如图10所示的s610。

请参考图10，s610，蚀刻所述蚀刻阻挡层50，以再次露出至少部分所述第一导电连接件220，并控制蚀刻参数以使得所述连接孔41靠近所述衬底10的尺寸大于所述连接孔41背离所述衬底10的尺寸。

从上述内容可知，由于连接孔41内凹坑的存在，蚀刻液会先向靠近第一导电连接件220的方向蚀刻，然后再向连接孔41的侧壁进行横向蚀刻。本实施方式通过控制蚀刻参数(例如蚀刻液的浓度，蚀刻温度，蚀刻时间等等)来使得所述连接孔41靠近所述衬底10的尺寸大于所述连接孔41背离所述衬底10的尺寸。也可以理解为当向下蚀刻出第一导电连接件220之后，继续横向蚀刻。并且由于蚀刻液只会蚀刻蚀刻阻挡层50，而不会蚀刻保护层60，因此可使得靠近所述衬底10的尺寸增加，从而露出更多的第一导电连接件220。当形成第二导电连接件70之后，由于第二导电连接件70与第一导电连接件220的接触面积增加，因此可进一步提高电子的传输速率，从而提高三维存储器1的响应速度。

请一并参考图11和图12。图11为图1中步骤s500所包括的工艺流程图。图12为图11中步骤s510对应的三维存储器的结构示意图。

本实施方式中，s500“蚀刻所述第一导电连接件220对应的所述保护层60，以露出至少部分所述蚀刻阻挡层50”包括如图12所示的s510。

请参考图12，s510，蚀刻所述第一导电连接件220对应的所述保护层60和所述蚀刻阻挡层50，以露出至少部分所述蚀刻阻挡层50，并控制蚀刻参数以使得所述蚀刻阻挡层50的表面形成凹槽51。

本实施方式通过控制蚀刻参数(例如蚀刻液的浓度，蚀刻温度，蚀刻时间等等)在蚀刻第一导电连接件220对应的保护层60而露出时刻阻挡层之后，继续进行蚀刻，此时就会开始蚀刻部分蚀刻阻挡层50，因此在蚀刻阻挡层50的表面会形成凹槽51。通过将第一导电连接件220对应的蚀刻阻挡层50减薄，在采用湿刻法蚀刻蚀刻阻挡层50时，可以更容易地露出第一导电连接件220，并且也可避免蚀刻液向连接孔41的侧壁进行横向蚀刻。

请一并参考图13-图16。图13为图1中步骤s400所包括的工艺流程图。图14-图16分别为图13中步骤s410，s420，s430对应的三维存储器的结构示意图。

本实施方式中，s400“在所述连接孔41的孔壁上依次形成蚀刻阻挡层50和保护层60”包括如图14-图16所示的s410～s430。

请参考图14，s410，在所述层间绝缘层40的顶表面和所述连接孔41的孔壁上形成所述蚀刻阻挡层50。

请参考图15，s420，去除所述层间绝缘层40顶表面的所述蚀刻阻挡层50。

请参考图16，s430，在所述层间绝缘层40的顶表面和所述连接孔41内的所述蚀刻阻挡层50的表面形成所述保护层60。

本实施方式可首先在所述层间绝缘层40的顶表面和所述连接孔41的孔壁上形成所述蚀刻阻挡层50，然后，去除所述层间绝缘层40顶表面的所述蚀刻阻挡层50，最后，在所述层间绝缘层40的顶表面和所述连接孔41内的所述蚀刻阻挡层50的表面形成所述保护层60。这样不仅可以在所述连接孔41的孔壁上依次形成蚀刻阻挡层50和保护层60，还可以去除所述层间绝缘层40顶表面的所述蚀刻阻挡层50，从而减小三维存储器1的总厚度(即蚀刻阻挡层50的厚度)。另外，本申请的顶表面指的是层间绝缘层40背离衬底10的一侧表面。

请一并参考图17和图18。图17为图1中步骤s400所包括的工艺流程图。图18为图17中步骤s440对应的三维存储器的结构示意图。

本实施方式中，在s430“在所述层间绝缘层40的顶表面和所述连接孔41内的所述蚀刻阻挡层50的表面形成所述保护层60”之后，还包括如图18所示的s440。

请参考图18，s440，去除所述层间绝缘层40顶表面的所述保护层60。

本申请在去除所述层间绝缘层40顶表面的所述蚀刻阻挡层50后，还可以去除所述层间绝缘层40顶表面的所述保护层60，从而进一步降低三维存储器1的总厚度(即保护层60的厚度)。

请一并参考图19和图20。图19为图1中步骤s300所包括的工艺流程图。图20为图19中步骤s310对应的三维存储器的结构示意图。

本实施方式中，s300“形成贯穿所述层间绝缘层40和所述衬底10的连接孔41，以露出所述第一导电连接件220”包括如图20所示的s310。

请参考图20，s310，蚀刻所述第一导电连接件220对应的所述层间绝缘层40和所述衬底10，形成贯穿所述层间绝缘层40和所述衬底10的连接孔41，露出所述第一导电连接件220，并使所述连接孔41在所述衬底10上的正投影覆盖所述第一导电连接件220在所述衬底10上的正投影。

本实施方式增加了连接孔41的宽度，并使所述连接孔41在所述衬底10上的正投影覆盖所述第一导电连接件220在所述衬底10上的正投影。这样，可避免第一导电连接件220与衬底10连接从而出现短路的现象。另外，增加连接孔41的宽度可增加连接孔41与第一导电连接件220可允许的偏移范围，并且在后续的制备工艺中更易使第一导电连接件220再次露出。

除了上述三维存储器的制备方法，本申请实施方式还提供了一种三维存储器。本申请实施方式提供的三维存储器及三维存储器的制备方法都可以达到本申请的技术效果，二者可以一起使用，当然也可以单独使用，本申请对此没有特别的限制。例如，作为一种实施方式，可以使用上文提供的三维存储器的制备方法来制备下文的三维存储器。

请参考图21，图21为本申请第一实施方式三维存储器的结构示意图。如图21所示的三维存储器1包括衬底10、存储部20、控制部30、层间介质层212、和传导部90。所述存储部20内设有第一导电连接件220，所述存储部20和所述控制部30依次层叠设于所述衬底10的一侧。所述层间介质层212设于所述衬底10的另一侧，所述传导部90内嵌于所述层间介质层212及所述衬底10且对应所述第一导电连接件220。所述传导部90包括第二导电连接件70和依次层叠设于所述传导部90相对两侧的保护层60和蚀刻阻挡层50，所述第二导电连接件70电连接所述第一导电连接件220。所述控制部30包括第三导电连接件310和控制器件300，所述第三导电连接件310电连接所述控制器件300，且所述第三导电连接件310电连接所述第一导电连接件220。

本申请在上文已对衬底10、存储部20、控制部30进行了详细的介绍，本申请在此不再进行赘述。层间介质层212设于衬底10的另一侧，主要起绝缘衬底10的作用。传导部90主要终于传输电信号。所述传导部90内嵌于所述层间介质层212及所述衬底10，也可以理解为层间介质层212和衬底10上设有连接孔41，连接孔41内设有传导部90，且传导部90对应所述第一导电连接件220。所述传导部90包括第二导电连接件70和依次层叠设于所述传导部90相对两侧的保护层60和蚀刻阻挡层50。本实施方式提供的三维存储器1，通过在第二导电连接件70的相对两侧增设蚀刻阻挡层50，避免了在制备过程中带电粒子传输至第一导电连接件220进而传输至控制器件300，避免了影响控制器件300的正常使用，提高了控制器件300和三维存储器1的使用性能并延长了其使用寿命，具有很强的实用性。

请一并参考图22-图25，图22为本申请第二实施方式三维存储器的结构示意图。图23为本申请第三实施方式三维存储器的结构示意图。图24为本申请第四实施方式三维存储器的结构示意图。图25为本申请第五实施方式三维存储器的结构示意图。本申请第二～第五实施方式提供的三维存储器1的结构与本申请第一实施方式提供的三维存储器1的结构大体相同，不同之处在于，在第二～第五实施方式中，所述绝缘层80包括层间绝缘层40。作为一种替代方式，所述绝缘层80包括除了包括层间绝缘层40，还包括设于所述层间绝缘层40顶表面的所述蚀刻阻挡层50与所述保护层60中的任意一层或两层。

绝缘层80主要起绝缘衬底10的功能。如图22所示，所述绝缘层80包括层间绝缘层40和设于所述层间绝缘层40顶表面的所述蚀刻阻挡层50与所述保护层60，如此，简化了制备步骤，降低了工艺时间与工艺成本。在该结构下，所述蚀刻阻挡层50和所述保护层60依次层叠设于所述层间绝缘层40的顶表面。这样在制备的过程中，可通过一道制备工序制备出设于层间绝缘层40的顶表面的蚀刻阻挡层50、所述保护层60，以及设于连接孔41的孔壁上的蚀刻阻挡层50、所述保护层60，可进一步简化制备步骤，降低工艺时间与工艺成本。

如图23和图24所示，绝缘层80包括层间绝缘层40和设于所述层间绝缘层40顶表面的所述蚀刻阻挡层50与所述保护层60中的任意一层，这样可减小三维存储器1的总厚度。例如，如图23所示，层间绝缘层40的表面只设有蚀刻阻挡层50。如图24所示，层间绝缘层40的表面只设有保护层60。如图25所示，绝缘层80仅包括层间绝缘层40，此时，层间绝缘层40即为绝缘层80。该结构可进一步降低三维存储器1的总厚度。

请一并参考图26，图26为本申请第六实施方式三维存储器的结构示意图。本申请第六实施方式提供的三维存储器1的结构与本申请第一实施方式提供的三维存储器1的结构大体相同，不同之处在于，本实施方式中，所述第二导电连接件70靠近所述衬底10的尺寸大于所述第二导电连接件70背离所述衬底10的尺寸。本实施方式通过使所述第二导电连接件70靠近所述衬底10的尺寸大于所述第二导电连接件70背离所述衬底10的尺寸，从而增加第二导电连接件70与第一导电连接件220的接触面积，可进一步提高电子的传输速率，从而提高三维存储器1的响应速度。

请参考图27，图27为本申请实施方式电子设备的电路结构示意图。本实施方式还提供了一种电子设备3，所述电子设备3包括处理器2和如本实施方式提供的三维存储器1，所述处理器2用于向所述三维存储器1中写入数据和/或从所述三维存储器1读取数据。

本实施方式提供的电子设备3可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本实施方式提供的电子设备3通常还包括处理器2、输入输出装置、显示装置等。本实施方式提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器2调用。其中，处理器2可以向存储装置，即向本实施方式提供的三维存储器1中写入数据，也可以从存储装置，即本实施方式提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化从而实现电子设备3的各种功能。本申请实施方式提供的电子设备3，通过采用本申请实施方式提供的三维存储器1，极大地提高了三维存储器1的使用性能和使用寿命，提高了电子设备3的使用性能和使用寿命。

以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。