一种平面互补型隧穿场效应晶体管反相器的制作方法

本发明属于微电子技术领域，具体涉及一种平面互补型隧穿场效应晶体管反相器。

背景技术：

随着mosfet(metal-oxide-semiconductorfield-effecttransistor，金属-氧化物半导体场效应晶体管)尺寸的不断缩小，功耗问题已经成为了限制集成电路发展的最大问题，目前，漏致势垒降低效应和费米拖尾效应严重影响了mosfet在小尺寸下的功耗。漏致势垒降低效应，使得短沟道的mosfet漏电增大，增加了集成电路的静态功耗；费米拖尾效应，使得mosfet的亚阈值摆幅不能低于60mv/dec，限制了mosfet工作电压的继续缩小，集成电路功耗难以降低。

tfet(tunnelingfieldeffecttransistor，隧穿场效应晶体管)由于btbt(band-to-band-tunneling，带带隧穿)的工作机理，不受漏致势垒降低效应及费米拖尾效应的影响，这样由tfet构成的电路就可以实现更低的功耗。而ctfet(complementarytunnelingfieldeffecttransistor，互补型隧穿场效应晶体管)反相器是数字电路的最基本逻辑单元，因此研究ctfet反相器是降低集成电路功耗的必要一环。

由于禁带宽度和载流子有效质量的限制all-silicontfet(全硅隧穿场效应晶体管)的开态电流较低，工作性能受限，很难应用到电路中，htfet(heterojunctiontunnelingfieldeffecttransistor，异质结隧穿场效应晶体管)因为在隧穿结处的固有带偏可以使得开态电流得到大幅提高，但是大多数htfet都采用了纳米线垂直结构或者漏空隔离等工艺方案，这使得制作ctfet反相器的工艺难度增加并且很难与现有的cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)工艺兼容。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种平面互补型隧穿场效应晶体管反相器。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种平面互补型隧穿场效应晶体管反相器，包括：

本征si衬底；

隔离区，位于所述本征si衬底的上表面，其底部延伸至所述本征si衬底的内部，所述隔离区分别设置在所述本征si衬底的两侧和中部；

p⁺源区、n⁺漏区、p⁺漏区和n⁺源区，依次间隔设置在所述本征si衬底的上表面，其底部均延伸至所述本征si衬底的内部，且所述n⁺漏区和所述p⁺漏区位于中部所述隔离区的两侧；

inas沟道层，位于所述本征si衬底上，且与所述p⁺源区和所述n⁺漏区的至少一部分接触；

ge沟道层，位于所述本征si衬底上，且与所述p⁺漏区和所述n⁺源区的至少一部分接触；

两个栅氧化层，分别位于所述inas沟道层和所述ge沟道层上；

两个栅金属层，分别位于相应的所述栅氧化层上；

两个源极金属层，均位于所述本征si衬底上且分别与所述p⁺源区和所述n⁺源区接触；

两个漏极金属层，分别位于所述inas沟道层和所述ge沟道层上；

钝化层，位于所述栅金属层、所述源极金属层和所述漏极金属层之间，以及所述本征si衬底上未被覆盖的区域；

互连金属层，位于所述栅金属层、所述源极金属层和所述漏极金属层上，且所述栅金属层上的所述互连金属层相互连接，所述漏极金属层上的所述互连金属层相互连接。

在本发明的一个实施例中，所述p⁺源区和所述p⁺漏区的掺杂浓度为2×10¹⁹-5×10¹⁹cm^-3。

在本发明的一个实施例中，所述n⁺漏区和所述n⁺源区的掺杂浓度为2×10¹⁹-5×10¹⁹cm^-3。

在本发明的一个实施例中，所述inas沟道层的厚度为5-7nm，覆盖在所述p⁺源区上的区域的长度为30-45nm，掺杂浓度为1×10¹³-1×10¹⁵cm^-3。

在本发明的一个实施例中，所述ge沟道层的厚度为5-7nm，覆盖在所述n⁺源区上的区域的长度为30-45nm，掺杂浓度为1×10¹²-1×10¹³cm^-3。

在本发明的一个实施例中，所述栅氧化层的材料为al2o3或hfo2，厚度为3-5nm。

在本发明的一个实施例中，所述栅氧化层未被所述栅金属层覆盖区域的长度为45-75nm。

在本发明的一个实施例中，所述隔离区内部填充的隔离介质为sio2

与现有技术相比，本发明的有益效果在于：

本发明的平面互补型隧穿场效应晶体管反相器，是由inas/si异质结tfet和ge/si异质结tfet组成的平面结构，不存在漏空隔离，可以与cmos工艺有很好的兼容性，由于异质结inas/si和ge/si存在固有带偏使得异质结tfet在更小的栅压下可以得到更大的电流和更低的亚阈值摆幅，从而使得本发明的新型平面ctfet反相器具有更高的速度。

且具有优异的稳态特性与瞬态特性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例提供的一种平面ctfet反相器的结构示意图；

图2a-2m是本发明实施例提供的一种平面ctfet反相器的工艺示意图。

附图标记说明

1-本征si衬底；2-隔离区；3-p⁺源区；4-n⁺漏区；5-p⁺漏区；6-n⁺源区；7-inas沟道层；8-ge沟道层；9-栅氧化层；10-栅金属层；11-源极金属层；12-漏极金属层；13-钝化层；14-互连金属层。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种平面互补型隧穿场效应晶体管反相器进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

实施例一

请参见图1，图1是本发明实施例提供的一种平面ctfet反相器的结构示意图，如图所示，本实施例的新型平面ctfet反相器，包括：

本征si衬底1；

隔离区2，位于本征si衬底1的上表面，其底部延伸至本征si衬底1的内部，隔离区2分别设置在本征si衬底1的两侧和中部，隔离区2将本征si衬底1分为ntfet有源区和ptfet有源区；

p⁺源区3、n⁺漏区4、p⁺漏区5和n⁺源区6，依次间隔设置在本征si衬底1的上表面，其底部均延伸至本征si衬底1的内部，且n⁺漏区4和p⁺漏区5位于中部隔离区2的两侧，其中，p⁺源区3作为ntfet的源区，n⁺漏区4作为ntfet的漏区，p⁺漏区5作为ptfet的漏区，n⁺源区6作为ptfet的源区；

inas沟道层7，位于本征si衬底1上，且与p⁺源区3和n⁺漏区4的至少一部分接触，作为ntfet的沟道区；

ge沟道层8，位于本征si衬底1上，且与p⁺漏区5和n⁺源区6的至少一部分接触，作为ptfet的沟道区；

两个栅氧化层9，分别位于inas沟道层7和ge沟道层8上；

两个栅金属层10，分别位于相应的栅氧化层9上；

两个源极金属层11，均位于本征si衬底1上且分别与p⁺源区3和n⁺源区6接触；

两个漏极金属层12，分别位于inas沟道层7和ge沟道层8上；

钝化层13，位于栅金属层10、源极金属层11和漏极金属层12之间，以及本征si衬底1上未被覆盖的区域；

互连金属层14，位于栅金属层10、源极金属层11和漏极金属层12上，且栅金属层10上的互连金属层14相互连接，漏极金属层12上的互连金属层14相互连接。其中，栅金属层10上的互连金属层14相互连接，使得ptfet的栅电极与ntfet的栅电极相连，形成平面ctfet反相器的输入端vin，漏极金属层12上的互连金属层14相互连接，使得ptfet的漏电极与ntfet的漏电极相连，形成平面ctfet反相器的输出端vout，ptfet的源电极通过源极金属层11上的互连金属14连接高电平vdd，ntfet的源电极通过另一个源极金属层11上的互连金属14连接低电平gnd。

可选地，p⁺源区3和p⁺漏区5的掺杂浓度为2×10¹⁹-5×10¹⁹cm^-3，掺杂离子为硼离子。

可选地，n⁺漏区4和n⁺源区6的掺杂浓度为2×10¹⁹-5×10¹⁹cm^-3，掺杂离子为砷离子。

可选地，inas沟道层7的厚度为5-7nm，厚度过厚会影响异质结隧穿能力，inas沟道层7覆盖在p⁺源区3上的区域的长度为30-45nm，此长度可以兼顾tfet面积与开态电流，inas沟道层7的掺杂浓度为1×10¹³-1×10¹⁵cm^-3，掺杂离子为砷离子。

可选地，ge沟道层8的厚度为5-7nm，厚度过厚会影响异质结隧穿能力，ge沟道层8覆盖在n⁺源区6上的区域的长度为30-45nm，此长度可以兼顾tfet面积与开态电流，ge沟道层8的掺杂浓度为1×10¹²-1×10¹³cm^-3，掺杂离子为硼离子。

可选地，栅氧化层9的材料为al2o3或hfo2等高k介质材料，厚度为3-5nm，高k的栅氧化层9可以提高tfet的栅控能力。

可选地，栅氧化层9未被栅金属层10覆盖区域的长度为45-75nm，也就是栅极与漏极距离为45-75nm，此长度可以在抑制tfet的双极效应的同时不影响开态电流。

可选地，隔离区2内部填充的隔离介质为sio2，用于将inas/si异质结tfet与ge/si异质结tfet电学特性完全隔开。

本实施例的平面ctfet反相器工作时，ptfet的源电极加正电压vdd，ntfet的源电极接地，两者栅电极相连作为反相器输入端vin，两者漏电极相连作为输出端vout，当输入端vin为低电平0时，由于ntfet截止，ptfet线性导通，使得输出端vout为高电平；当输入电压逐渐加大到高电平1时，ptfet截止，ntfet线性导通，使得输出端vout为低电平，完成反相功能。

在本实施例中，在ntfet中采用inas/si异质隧穿结，在ptfet中采用ge/si异质结，相较于si同质结来说，由于inas和ge与si的禁带宽度不同，电子亲和势也不同，所以存在一个固有带偏。对于ntfet，沟道区inas的导带与源区si的价带之间具有更小的能量差，对于ptfet，沟道区ge的价带与源区si的导带之间具有更小的能量差，因此在较小的栅压下就可以发生有效的隧穿窗口，也就有利于得到较大的开态电流和较陡峭的亚阈值斜率，可以使得ctfet反相器的工作频率提高。

同时，在本实施例中，沟道区inas和沟道区ge均是覆盖在源区之上，形成了一个线隧穿窗口，相较于点隧穿，线隧穿有更大的隧穿面积，也就可以得到较大的工作电流，而且可以通过调节线隧穿窗口的长度对工作电流进行控制，有利于tfet电路设计。另外，栅极与漏极距离的设计可以有效的抑制tfet的双极效应，从而降低反相器的静态功耗，同时可以抑制米勒电容造成的过冲电压。

本实施例的平面ctfet反相器是由inas/si异质结tfet和ge/si异质结tfet组成，其中inas/si异质结tfet和ge/si异质结tfet分别作为ntfet与ptfet，ntfet与ptfet均为埋层漏的平面结构，利用pin电学特性隔离降低了结构的复杂度，有利于反相器结构的实现。

实施例二

请参见图2a-2m，图2a-2m是本发明实施例提供的一种平面ctfet反相器的工艺示意图，所述平面ctfet反相器的制备方法包括如下步骤：

步骤1：衬底准备；

选取厚度为500±25μm，尺寸为4寸的单抛n100本征si衬底作为本征si衬底1。

步骤2：在本征si衬底1内形成隔离区2，如图2a所示；

利用浅沟槽隔离的方法在本征si衬底1上刻蚀深度为300±50nm，侧壁角度为80°-85°的沟槽，并填充sio2作为隔离介质，形成隔离区2，隔离区2将本征si衬底1分为ntfet有源区和ptfet有源区。

步骤3：离子注入形成p⁺源区3和p⁺漏区5，如图2b所示；

利用光刻胶作掩蔽，实现离子注入，其中掺杂离子为硼离子，注入剂量为2×10¹⁵-3×10¹⁵cm^-2，注入能量为4-10kev，p⁺源区3作为ntfet的源区，p⁺漏区5作为ptfet的漏区。

步骤4：离子注入形成n⁺漏区4和n⁺源区6，如图2c所示；

利用光刻胶作掩蔽，实现离子注入，其中掺杂离子为砷离子，注入剂量为2×10¹⁵-3×10¹⁵cm^-2，注入能量为8-12kev，n⁺漏区4作为ntfet的漏区，n⁺源区6作为ptfet的源区。

步骤5：进行快速热退火，退火温度为950-1050℃，退火时间为5s，快速热退火可以激活杂质离子并修复离子注入过程中引起的晶格损伤；

步骤6：形成inas沟道层7，如图2d所示；

通过键合技术将厚度为5-7nm的inas沟道层7键合到本征si衬底1上。

步骤7：形成ge沟道层8，如图2e所示；

通过键合技术将厚度为5-7nm的ge沟道层8键合到本征si衬底1上。

步骤8：形成栅氧化层9，如图2f所示；

通过原子层淀积技术(ald)，淀积形成厚度为3-5nm的hfo2层，高k的栅氧化层9可以提高tfet的栅控能力。

步骤9：形成栅金属层10；

利用光刻胶作掩蔽，通过金属溅射的方法形成tin金属层，如图2g所示，剥离光刻胶形成栅金属层10，栅金属层10的厚度200-300nm，如图2h所示。

步骤10：通过湿法腐蚀栅氧化层9，并漏出源漏电极区域，如图2i所示；

步骤11：形成源极金属层11和漏极金属层12；

利用光刻胶作掩蔽，通过电子束蒸发技术在所述源漏电极区域，蒸发形成200-300nm的ni金属层，如图2j所示，剥离光刻胶形成源极金属层11和漏极金属层12，如图2k所示。

步骤12：进行快速热退火，退火温度为600-650℃，退火时间为30s，通过快速热退火在si表面形成镍硅合金，形成良好的欧姆接触；

步骤13：形成钝化层13；

通过化学气相沉积(pecvd)技术，在步骤12中形成的器件上淀积形成500-600nm的sio2层，刻蚀所述sio2层形成钝化层13，如图2l所示；

步骤14：形成互连金属层14。

在步骤13中形成的器件上淀积2-3μm的金属al层，通过反刻所述金属al层，形成互连金属层，如图2m所示。其中，栅金属层10上的互连金属层14相互连接，使得ptfet的栅电极与ntfet的栅电极相连，形成平面ctfet反相器的输入端vin，漏极金属层12上的互连金属层14相互连接，使得ptfet的漏电极与ntfet的漏电极相连，形成平面ctfet反相器的输出端vout，ptfet的源电极接高电平vdd，ntfet的源电极接低电平gnd。

本实施例的平面ctfet反相器由于是inas/si异质结tfet和ge/si异质结tfet组成的平面结构，不存在漏空隔离，所以其在制备过程中可以与cmos工艺有很好的兼容性，而且由于异质结inas/si和ge/si存在固有带偏使得异质结tfet在更小的栅压下可以得到更大的电流和更低的亚阈值摆幅，从而使得本发明的平面ctfet反相器具有更高的速度。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。